技术前沿：IC芯片——设计、工具、IP、到封装

集成电路制造技术简史

集成电路的历史从1958年TI的第一颗Flip-Flop电路开始，那时候只有两个晶体管组成一个反相器而已。发展至今已有十亿个晶体管的CPU了，而这些都不得不来自于半导体制造业的技术推进得以持续scalable。

半导体能够变成现实主要是它能够实现“0”和“1”的二进制转换，而在硬件上就是从真空二极管(Vacuum Tube)开始的。大概在第二次世界大战的时候，电子计算机开始投入适用主要用于通信密码破译，（业务推广：AIOT大数据）但是这些晶体管的性能会很快退化增加Trouble shooting的时间，间接阻碍了半导体行业的发展。

直到1947年，贝尔实验室的三位前辈其中一位是William Shockley他们发明了点接触的Ge晶体管，然后1950年，Shockley又发明了第一个BJT。这些和真空二极管比起来，可靠性和功耗以及尺寸都得到了很搭提高。尤其是BJT是三端晶体管可以当作电控开关(electrical switch)，其中一个端子就可以作为控制端。1958年，TI的Jack Kilby在Silicon上做出了两个BJT，开启了“Silicon Age”。早期的电路都是用BJT做的，从BJT的原理可以直到，BJT是靠电流驱动的(Base加电流)，而Ice又是双载流子器件，所以它除了驱动电流大之外，还有个问题就是静态漏电也大，所以如果你的电路非常庞大你的漏电功耗损失将无法接收，所以限制了它的适用。

再到1963年，仙童公司(Fairchild)公司发明了NMOS和PMOS对称互补器件组成的CMOS电路，这就是现在我们耳熟能详的CMOS技术。由于它的控制极Gate是靠栅极跨过Gate Dielectric电场耦合实现的，所以没有控制电流产生的静态功耗，所以理论静态功耗可以到“0” (当然实际上还是有Gate leakage)。实际上早期IC都是只用NMOS+BJT实现电路的，而没有用PMOS，因为那个时候没有Twin Well技术。直到1980年代CPU的晶体管已经到了几千个了，而这时候的功耗已经无法接收了，才不得不走入CMOS (Twin Well)时代。

接下来的年代就一直沿着1965年诞生的摩尔定律循规蹈矩的scaling了，带来速度、密度、性能的一次次提升。一路从Bulk-Si走到32nm走不下去了，才开始从Planar走向3D FinFET以及SOI技术。

1、MOSFET器件：

MOSFET来自Metal-Oxide-Semiconductor Field Effect Trasistor，Metal就是Gate栅极作为控制极的，而Oxide是栅氧作为场效应感应反型沟道的，Semiconductor自然就是衬底沟道的硅了，而Field Effect自然就是说它的工作原理了，它的控制极是靠栅极电压通过栅极氧化层感应产生反型沟道实现源漏导通，从而实现“0”和“1”的转换。

a、MOS结构

MOSFET是四端结构，分别是栅极、源极、漏极、和衬底(Body)。结构上面的栅极是低电阻的材料形成，他与衬底的沟道之间还要有个薄的栅氧化层。一般情况，源漏极是和衬底以及沟道相反的掺杂类型（比如NMOS的源漏是N-Type，而衬底和沟道就是P-type），所以源漏极之间因为各自的PN节就关闭了。但是当栅极加电压(NMOS加正电压，PMOS加负电压)，通过栅极氧化层感应一个电场加在了沟道表面，所以衬底的少数载流子就被吸附到沟道表面累积并反型，最后变得和源漏极掺杂一样了，从而实现了源漏极导通。（业务推广：AIOT大数据）一般栅极的开启电压(Vt)会收到栅极与衬底的功函数以及栅氧的厚度/质量，还有衬底的掺杂浓度共同决定的。

b、为什么用Poly作为栅极材料

最原始MOSFET发明的时候用的栅极材料是金属铝，这就是为什么叫MOS，而不是POS了，哈哈。

后来才发展到Poly了。主要是由于Metal Gate都是“Gate Last”制程，先做Source/Drain然后用铝做栅极gate，但是这样的问题是栅极和源漏必须要有一定的overlap确保栅极和源漏必须是链接起来的(一般2.5um的铝栅MOSFET的源漏Overlap是0.5um)。但是这样的overlay电容(Cgs/Cgd)导致了总米勒电容的增加电路速度的降低等。

要解决栅极与源漏overlay电容的问题，就必须要用自对准的源漏，先做Gate然后用Gate做mask打Source/Drain的implant实现自对准，这就是“Gate-First”工艺。

但是“Gate-First”制程也有自身的问题，因为源漏极掺杂必须要经过800C以上的高温才能激活。而如果沿用原始的铝栅，则无法承受800C的高温(纯铝的熔点是660C，AlSiCu合金的熔点<500C)。所以才有了Poly作为“Gate-First”制程的栅极材料，但是Poly的电阻很高，所以后来有了doped poly。

也有说栅极材料换成poly的原因是功函数，Metal的功函数太高，使得Vt可以达到3~5V，这在以前的MOSFET可以接收，但是到submicron时代肯定不能接受了，所以可以用Poly通过doping来调节功函数进而调整Vt。

c、MOSFET的工作原理

MOSFET的关键在于栅极，它控制着器件源漏的关闭和开启，所以它如同水龙头的开关。以NMOS为例(源漏为N-type，沟道和衬底是P-type)，当栅极加正电压则衬底耦合感应出少数载流子到沟道表面直到沟道表面反型，使源漏连通起来。（业务推广：AIOT大数据）整个过程中源漏的N-type与衬底的P-type这两个PN结必须零偏或反偏(Source和Body接地，Drain接正电压)，所以他属于PN结隔离型器件。

2、Scaling Side Effect: Small dimention Effect

引用《微机电系统基础》的一段话(Page-9)，“不是所有的东西小型化之后性能都会变好，有些物理效应当尺寸变小之后性能反而变差。因为有些对于宏观范围器件可以忽略的物理效应在微观尺寸突然变得很突出，这就是比例尺定律。比如跳蚤可以跳过自身高度的几十倍，而大象却做不到”。

对于MOSFET来讲，当drain加反偏电压的时候，PN结的耗尽区变宽会延伸到沟道区，所以有效沟道长度Leff=Lpoly-2*Depletion，如果沟道长度足够长则Leff近似等于Lpoly，可是当Lpoly非常小的时候则耗尽区占Lpoly的比例则非常大而不可忽略，于是就有了短沟道效应。

接下来我们讨论等比例缩小带来的一些列问题：

a、载流子速度饱和以及迁移率下降：

载流子在沟道里面的速度与沟道电场有关，当电场升高的时候，速度总会达到饱和的，这就是速度饱和效应，也就是为什么饱和区电流不随Drain电压的增加而增加了。而且在高电场下，载流子散射比较严重，也会导致迁移率下降，而且氧化层界面散射也会严重，所以载流子迁移率会进一步下降。

b、漏电压导致势垒降低：

另外一个短沟带来的问题就是Drain端电压改变了沟道表面势垒，使得Vt降低。长沟器件的沟道势垒是由栅极电压Vg决定的，但是短沟器件的沟道势垒是由栅源电压(Vgs)和栅漏电压(Vgd)决定的。（业务推广：AIOT大数据）如果漏极电压升高，漏极PN结耗尽区会横向延伸进入gate下面，所以在Vg比较低的情况下，沟道表面势垒由于电场增加而降低，使得载流子还是能溜过去，这也叫亚阈值漏电(Subthreshold Leakage)。具体可见《MOS器件理论之–DIBL, GIDL》。

c、源漏穿通：

这个我感觉和DIBL没什么差别，也是Drain端电压带来的问题，耗尽区宽度延伸进入沟道和源极的耗尽区不小心碰到一起了。和DIBL不一样的是，一个是针对沟道势垒而改变Vt，一个是针对源极导致漏电的。

d、热载流子效应：

这个也是一个道理了，沟道长度减小，沟道电场增加，如果Drain电压增加，使得导致耗尽区延展，靠source更近了，也会进一步使得源漏横向电场增强，所以沟道载流子碰撞激烈，产生很多的电子空穴对，而这些电子空穴对在栅极电压下的驱使下进入衬底形成Isub。那为啥叫热载流子呢？因为电场增加导致载流子加速，动能增加所以电子温度升高了，只是你感受不到而已，那为什么通常都是NMOS比PMOS厉害呢，因为NMOS是电子，质量小速度快，而PMOS是空穴质量大速度小，而动能E=1/2*m*v^2，所以速度才是dominate。

3、Scaling时代的创新

a、迁移率加速器: 应变硅(Strain Silicon)。

前面提到了当器件缩小带来的载流子迁移率下降问题，也不是无解。我们可以在沟道里用薄薄的锗(Ge)材料来提高载流子迁移率，或者试用应变硅引入沟道应力来提升沟道载流子迁移率。而应变硅技术包括使用张应力(Tensile)和压应力(Compress)来提升载流子迁移率从而得到晶体管性能的提升，比如PMOS的空穴载流子就可以通过channel的压应力来实现，这在45nm以下的时候就开始采用了 《Strained silicon — the key to sub-45 nm CMOS》。

对于制造沟道应变硅，需要在源漏区域外延填充Si-Ge层(20%Ge + 80% Si混合)，由于Ge原子比硅原子大，所以产生了推向沟道的压应力，从而使沟道的空穴载流子迁移率提高，进而提高了电流驱动能力和电路速度。这种技术最早是Intel在2003年用于90nm CMOS上，PMOS电流驱动能力提升25%。而这种源漏嵌入Si-Ge技术称之为e-SiGe (Embedded-SiGe)技术，但是Si-Ge应变硅技术只能提升PMOS，而NMOS怎么办呢？对于电子必须要有Tensile的Stress才能增强它的载流子迁移率，把SiGe嵌入到源漏肯定不行了，那就把他嵌入到沟道下面也可以产生Tensile应力，但是这种工艺的实现难度几乎不可能，所以后来就有了在NMOS周围增加一个Si3N4，来产生额外的应力。（业务推广：AIOT大数据）这种方法可以让器件全部产生Compressive应力也可以全部产生Tensile应力，当然也可以分别对PMOS产生Compressive而对NMOS产生Tensile，但是用这种SiN产生的应力的晶体管对Poly Space的mismatch影响特别大(原因我还不知道。)

说到了应变硅，这貌似都是12寸的理论，离我们很遥远吗？其实8寸也有这个问题，我们0.18um及其以下技术都有个效应叫做LOD (Length of Drain/Diffusion)，意思就是说沟道长度“L”的方向上有源区边缘离沟道边缘的距离对器件电流的影响，就是如下图的SA和SB，这个器件影响在SPICE仿真里面在BSIM 4.0以上的模型就有了，所以在Analog电路仿真非常care mismatch的时候(如: Current mirror, Differential pair，ADC/DAC等电路)一定要带入参数SA和SB，不要到时候又要来complain fab说mismatch不好。

原因是啥呢？主要是因为旁边都是STI，里面的HDP Oxide产生了compressive应力，所以按照e-SiGe的理论，PMOS的载流子迁移率会变大，而NMOS的载流子迁移率会变小，所以PMOS饱和电流会变大，NMOS的饱和电流会变小，如下图I-V curve。

那接下来的问题是，如果我SA和SB全部画成一样不就好了吗？模拟的世界你永远不懂！

假设如下图一个MOS有两个Gate组成的multi finger呢？这里就更复杂了。。。。这里需要SA11=SA21、SB11=SB21、SA12=SA22且SB12=SB22，MOS1才能等于MOS2。

如果再进一步把MOS1和MOS放到一个大OD上去呢？里面就没有问题了，可是最外面的SA和SB怎么办？如何消除LOD的影响？只能把OD拉大了，通常是SA或SB>=5um即可，或者最外面的MOS不要用，也就是dummy gate。

所以说device里面STI的引入会带来mismatch的原因知道了吧？

b、栅极漏电：High-K

栅极氧化层的厚度随着等比例缩小也一直减薄，到65nm的时候需要有效栅氧厚度(EOT)接近23A( phsical 16A)，再往下将就比自然氧化层还薄了，direct tunnel (Quantum Mechanical Tunneling)漏电根本无法承受。回过头来想，我们为什么要薄？因为我们要得到更高的夸导来感应沟道反型，那夸导来自于什么？公式自己查一下就知道了来自于电容，要提升电容你要么降低厚度，要么提高介电常数，既然降低厚度走不下去了，那就换介电常数吧。于是就有了High-K栅极介电材料。

High-K栅极材料的突破的突破来自于2007年，首次发明于Intel的45nm采用了HfO2 (Hafnium)，它的介电常数是25，而我们的SiO2是3.9，自己比一下吧。

c、多晶耗尽效应: Metal Gate

我记得我以前的文章有讲过HKMG，栅极材料如果是多晶，那么它的掺杂是随着栅极电压会发生改变的，栅极底部靠近栅氧的掺杂会被电场吸上去，而底部近似不掺杂的poly会变成绝缘体，被计入栅极氧化层厚度里，导致夸导降低。当然除了改用High-K材料外，还有就是换金属栅极，当然不能是铝，后面源漏激活的高温受不了。所以必须是难熔金属，而且必须有合适的功函数，否则Vt就守不住了。

和High-K材料一样，Metal Gate也是Intel率先在45nm上引入量产的，还是Intel牛啊。

4、器件结构的创新

上面讲的都是传统的MOS结构，一直缩小遇到的各种问题及解法。但是总有黔驴技穷的时候，所以该结构势在必行！也就是现在流行的SOI和FinFET技术。主要目的就是最大化Gate-to-Channel电容并且最小化Drain-to-Channel电容。

a、SOI技术：

和传统MOS最大不同是Well底部有个Oxide隔离着，所以叫做Silicon-on-Insulator (SOI)，所以它还是传统的Planar结构。它的结构分三部分，上面的Silicon是器件部分，中间的Oxide是Insulator隔离作用，底部的硅是支撑用的，也叫“Handle Silicon”。

MOS结构上看有两种，一种叫做PDSOI，一种叫FDSOI。前者是表面硅的厚度几乎等于PN结深度，所以源漏PN结靠近Well的耗尽区就被Buried Oxide隔离掉了，所以传统的PN结隔离该用了Oxide绝对隔离了，所以漏电非常小，寄生电容也变小了，所以电路变快了。但是这种器件当栅极耗尽并反型的时候，表面沟道只有一两百埃，所以沟道下面的硅还有一部分属于Well/Bulk，所以这种SOI技术叫做部分耗尽SOI (PDSOI: Partial Depleted)。

那问题就来了，PDSOI的Bulk四周都被隔离了，Bulk的电极如果不接出去的话会带来什么问题？对，浮体效应(Floating Body Effect)，所以Vt会拉低，电流会拉大，所以IV curve上你会看到包河区电流上翘，这就是Kink-Effect)。当然如果要解决的话就是把衬底想法接出去即可，只是牺牲点面积而已。那么要解决衬底浮体的问题，又不想多接Bulk那怎么办呢？也好办，让整个反型区全部耗尽即可，也就是FDSOI (Fully depleted)，这样结电容更小了，所以更快了，也叫RFSOI了。（业务推广：AIOT大数据）但是它也不是免费的午餐，这么薄的SOI (~200A)上的Silicon，制作工艺非常难，而且Silicon与下面的BOX的interface的漏电会导致沟道漏电的哦，还有这个沟道的self-heating会很严重。

b、FinFET：

SOI如果能够取代FinFET，那自然是好，毕竟它还是Planar技术，比较成熟。而且它还可以通过back-gate加上BOX来控制Vt，这在multi-Vt以及low power领域都是有优势的。

FinFET，鳍式场效晶体管（Fin Field-Effect Transistor），是一种新的互补式金氧半导体（CMOS）晶体管。Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性。该项技术的发明人是加州大学伯克利分校的胡正明教授（IEEE Fellow，美国工程院院士，中国科学院外籍院士）。

传统的MOS我们已经非常烂熟于胸了，靠栅极控制Gate的“开”和“关”，所以很多国内的做MOS的人都说是“门电路”，或者说“开关管”。也有很多教材直接比喻成水龙头，这些都是很不错也很形象的比喻。当然要求就是开的时候就要沟道电流要大，关的时候漏电流要尽可能小。

要满足上面提到的“High Ion”以及“Low Ioff”，那我们就来探讨一下传统MOS在这两块是如何突破的？首先讲"High Ion"，它取决于Gate对沟道的控制能力，也就是书上讲的跨导(Gamma)，而这个东西主要取决于Cox，所以我们一直在减小GOX的厚度，并且一路发展到Advance的HKMG，当然Isat还有一个决定因素就是载流子的迁移率(Carrier Mobility, µ)，它取决于晶格以及应力，所以到了High-K时代的时候需要引入Strain Silicon或SiGe来提升迁移率。接下来到“Low Ioff”，它主要来自Short-Channel-Effect (SCE)，也就是DIBL效应，或者叫做“沟道长度调制效应” (我觉得他们都是一样的原理只是命名不一样而已)。所以要降低Ioff就必须要降低DIBL效应，所以传统的做法是LDD+Spacer+ Pockage + AntiPunchThrough等等。(这些理论如果不懂，可以查阅前面关于MOSFET的文章)

到了HKMG时代，我们的Cox足够大的时候，沟道表面的Subthreshold漏电以及DIBL漏电都应该没有问题了，主要的漏电来自于远离沟道表面的PN junction到Well里了，所以到了28nm再往下就衍生出FD-SOI制程，做一个BOX (Buried OXide)使得PN junction停留在BOX上，这样就解决了Body漏电的问题。(详细参阅我之前的文章<绝缘体上硅(soi)>)

从FD-SOI继续往下shrink的时候，PN junction也再shrink(UTB: Ultra-Thin-Body MOSFET)，Metal-Gate的line也在shrink，又遇到新的挑战。第一个挑战是随着Gate长度减小，Gate Line的random roughness已经足以导致Line宽度的Uniformity变得不可控了(就类似GOX厚度薄到一定程度已经薄到比原子直径还小就没法再薄了)，第二个挑战是Thin-Body带来的掺杂原子随机跳跃(RDF: Random Dopant Fluctuation)，因为沟道长度太小了，源漏极的电子随机就可能进入沟道里面，导致沟道浓度发生变化，Vt不可控。

虽然遇到了上面的两个挑战，人类不会就此罢休，所以发明了Double-Gate MOSFET，因为我们上面讲了，主要的漏电来自于沟道下面的Body，可是我又不能降低Body厚度，所以发明了不降低Body厚度，我在body两边各加一个Gate夹击Body区总可以了吧，类似JFET的原理。

但是这种Double-Gate没法生产，总不能把Wafer减薄然后在背面再做一个Planar-Gate吧？所以就想办法把Source/Drain立起来，两边各加一个Gate形成一个十字架夹击沟道，而这两个Gate类似鱼的鳍(Fin)，所以叫做鳍型场效应晶体管(FinFET)。从此占领半导体界超过40年的平面MOSFET被3D的FinFET取代。

接下来讲一下FinFET的结构及原理，我们还是把它尽可能翻译成传统的平面MOSFET，结构上讲，它的Source/Drain都被立起来了，而Gate是在中间的两边夹起来的，所以沟道长度“L”就是中间夹起来的Gate的长度，而垂直方向自然就是沟道宽度“W”也就是Fin Height (Hfin)，而Source/Drain的宽度也就是Fin的宽度(Wfin)，每两个Fin之间的距离就是Fin的pitch(Pfin)，这些只能看图理解了。

有个有趣的现象是，Lg与Wfin的比值直接影响了DIBL，UC-Berkeley在2001年在IEEE上发表的研究表明Lg/Wfin必须>1.5才能有效抑制DIBL (原理我还没想通)。而Lg必须越小越好，因为它直接决定了Idsat，所以Wfin必须是Lg的2/3。重点来了，在FinFET里面，最小尺寸已经不是传统MOSFET的沟道长度Lg了，而是Fin Width (Wfin)，所以所谓的16nm或14nm都是指Wfin，千万不要搞错了！所以Wfin才是黄光制程的挑战。而且Fin越小对Hot-Carrier越好。

那么这Wfin怎么做呢？比较经典的是用“Spacer”技术实现，这样就不依赖黄光制程了。而且U%也能得到保障，而Fin-pitch就取决于形成spacer的那条line的宽度，当然这个pitch也不是越小越好，要根据fin的高度来balance，因为要考虑等下Source/Drain离子植入的Shielding Effect。

另外在FinFET的结构上，还有Double-FinFET (DG-FinFET)和Tri-FinFET之分，主要差别在于那个Fin被Gate包围的部分有三个面，两侧肯定是Gate区域了，一个叫Front Gate(1st Gate)，一个叫Back Gate (2nd Gate)，那么顶部呢？如果顶部是厚Oxide则它不属于Channel则称之为Double Gate，如果顶部和侧边一样是薄GOX，则称之为Tri-Gate。前者(DG-FinFET)的好处是厚的GOX充当了Gate蚀刻的阻挡层(Hardmask)，所以不需要特别高的Gate蚀刻选择比。但是Tri-Gate的驱动电流比较大因为沟道宽度增加了(W=Wfin+2*Hfin)。当然还有Quard-Gate就是包一圈的，那种process太复杂了，我就不介绍了。

另外再介绍什么叫SOI-FinFET？什么叫Bulk-FinFET？上面介绍的FinFET结构，我们可以看出源漏都是立起来的结构，所以几乎不需要衬底了，所以在FinFET结构里面Substrate几乎是用来支撑的，然后在上面长一层厚厚的Field OX隔离开，然后在上面做源漏Si或者SiGe的沉积和蚀刻即可，所以我们称之为SOI-FinFET结构，但是这种结构就是有SOI技术天生的缺点，无法导热(参阅《绝缘体上硅(SOI)》)。所以逐渐Bulk-FinFET成为主流并且制程更加简单。

最后介绍一下FinFET的Layout，其实在layout上应该还是和传统的CMOS一样，只是Source/Drain变成了条状，这个比较容易理解。

还有一个跟Layout相关的因素就是晶向，我们都知道在不同晶向上载流子迁移率是不同的，<111>比<100>大，所以BJT用<111>而MOSFET用<100>，因为<100>的界面特性比较好。但是到了3D时代，你的Layout角度发生变化的时候你的电流走向就会朝着不同晶向在走，所以很容易有的朝着<110>，有的朝着<100>在走，这样的结果就是各个晶体管之间的Idsat不同了。如果我们继续选用<110>晶向平边的衬底，则垂直衬底表面为<100>晶向，则Fin的垂直于平边时，它的鳍(Fin)为(110)晶面，此时电子迁移率下降，空穴迁移率上升。如果Fin与平边成45度夹角，则Fin的晶面为(100)，迁移率变化则相反。(我也不懂书上看来的)

讲完了Normal的FinFET结构，我们继续来讲FinFET如何做HV器件，因为我们的CPU的供电一定都是外围电路(18BCD)，所以输入给处理器的电压一定是>=1.8V的，所以FinFET一定要有1.8V或者3.3V的HV器件来处理电压给Core FinFET，那如何做HV-FinFET？其实也很简单就是在Drain端加一个漂移区(Drift)的Fin-Extention即可。

更先进的栅极结构突破FinFET纳米极限

全包围栅极结构将取代FinFET

Lam Research的Nerissa Draeger博士近日发表题目为“全包围栅极结构将取代FinFET”的文章，以下是他文章的部分观点。

图1：晶体管结构的发展演变（图片来源: Lam Research）

随着CMOS设计的发展，标准单元的轨道高度不断降低，这就导致“鳍”的尺寸受到限制，而基于5nm以下节点制造的单鳍器件将会无法提供足够的驱动电流。此外，虽然“鳍”的三面均受栅极控制，但仍有一侧是不受控的。随着栅极长度的缩短，短沟道效应就会更明显，会有更多电流通过器件底部无接触的部分泄露。（业务推广：AIOT大数据）因此，更小尺寸的器件就会无法满足功耗和性能要求。随着3nm和5nm技术节点面临的难题不断累积，FinFET的效用已经趋于极限。

用纳米薄片代替鳍片

全包围栅极(gate-all-around, GAA)是一种经过改良的晶体管结构，其中沟道的所有面都与栅极接触，这样就可以实现连续缩放。

目前已经出现多种GAA晶体管的变体。早期的GAA器件使用垂直堆叠纳米薄片的方法，即将水平放置的薄片相互分开地置入栅极之中。相对于FinFET，这种方法下的沟道更容易控制。而且不同于FinFET必须并排多个鳍片才能提高电流，GAA晶体管只需多垂直堆叠几个纳米薄片并让栅极包裹沟道就能够获得更强的载流能力。这样，只需要缩放这些纳米薄片就可以调整获得满足特定性能要求的晶体管尺寸。

然而，和鳍片一样，随着技术进步和特征尺寸持续降低，薄片的宽度和间隔也会不断缩减。当薄片宽度达到和厚度几乎相等的程度时，这些纳米薄片看起来会更像“纳米线”。

图2：FinFET和GAA晶体管示意图（图片来源: Lam Research）

尽管纳米薄片的概念很简单，但它却给实际制造带来了诸多新挑战，其中有些制造难题源于结构制程，其他则与满足PPAC缩放目标所需的新材料有关。

具体而言，在构建方面的主要挑战源于结构的复杂性。要制造GAA晶体管首先需要用Si和SiGe外延层交替构成超晶格并用其作为纳米薄片结构的基础，之后则需要将电介质隔离层沉入内部（用于保护源极/漏极和确定栅极宽度）并通过刻蚀去除通道的牺牲层。去除牺牲层之后留下的空间，包括纳米片之间的空间，都需要用电介质和金属构成的栅极填补。今后的栅极很可能要使用新的金属材料，其中钴已经进入评估阶段；钌、钼、镍和各种合金也已被制造商纳入考虑范围之内。

GAA晶体管终将取代FinFET，其中的纳米薄片也会逐渐发展成纳米线。而GAA结构应该能够适用于当前已经纳入规划的所有先进工艺节点。

图3：构建GAA晶体管（图片来源: Lam Research）

英特尔构建堆叠式纳米片晶体管

Samuel K. Moore近日发表的Blog文章：“英特尔堆叠式纳米片晶体管：可能成为摩尔定律的下一步 ”（Intel’s Stacked Nanosheet Transistors Could Be the Next Step in Moore’s Law），介绍了英特尔堆叠式纳米片晶体管的结构设计及制程关键。

图4：NMOS 和 PMOS 通常在芯片上相邻并列，而Intel 的新方法是将它们一个堆叠在另一个上面，这样可以大大减少电路尺寸。（图片来源: Intel）

如今，几乎所有数字装置背后的逻辑电路都依赖于两种晶体管的配对，NMOS和 PMOS。在同一个电压信号下，其中一个开启另一个就会关闭，把它们放在一起意味着只有其中之一发生变化时电流才会流动，这大大降低了功耗。这些晶体管对偶已经在一起共存了几十年，但如果电路要继续收缩，它们就必须更加接近，这必将使其面临技术瓶颈。在2020年12月举办的IEEE国际电子器件会议(IEDM)上，英特尔展示了一种不同的新方法，把原本相邻的一对晶体管堆叠在一起，一个叠放在另一个上面。该方案有效地将简单的 CMOS 电路的占用空间减少了一半，这意味着未来集成电路的晶体管密度可能翻倍。

堆叠方案使反相器面积减半

堆叠方案首先使用被广泛认可的下一代晶体管结构，即前面提到的全包围栅极（GAA）或者纳米片结构晶体管。晶体管的主要部分不再是由垂直的鳍形硅片构成，而是由多个水平的纳米薄片组成，这些薄片层层叠在一起。

英特尔工程师使用这种新型结构的器件来构建最简单的CMOS逻辑电路——反相器。它需要两个晶体管，两个连接端，一个输入互连和一个输出。即使当晶体管并排放置的时候，其布置也是非常紧凑的。但是通过叠加晶体管和调整互连，反相器的面积又减小了一半。

图5：堆叠NMOS和PMOS （图片来源: Intel）

自对准工艺流程

英特尔制造堆叠纳米片的诀窍被称为自对准工艺流程，因为它本质上是以同一步骤制造两个晶体管。这一点很重要，因为如果增加第二个步骤，比如，将它们分别制造在不同的晶圆上，然后将两个晶圆连接在一起，可能会导致未对准，从而破坏其中的电路。

英特尔自对准工艺流程的核心是对于纳米片晶体管制造步骤的修改。它从重复的硅层和硅锗层开始。然后将其雕刻成一个细长的鳍状物，然后蚀刻掉硅锗，留下一组悬浮的硅纳米片。通常情况下，所有的纳米片都会形成一个晶体管。但是在这里，顶部的两个纳米片被连接到了掺磷的硅上形成一个 NMOS 器件，而底部的纳米片则连接到了掺硼的硅锗上形成PMOS。

英特尔高级研究员、元器件研究主管 Robert Chau 表示，完整的“集成流程”更加复杂，但英特尔研究人员努力使其尽可能简单。因为过于复杂的流程会影响用堆叠式 CMOS 制造芯片的实用性。

Robert Chau 说：“一旦我们掌握了自对准工艺流程这一秘诀，下一步就是追求性能。”这可能将涉及改进 PMOS 器件，目前它们在驱动电流的能力方面落后于 NMOS。Robert Chau 表示，“这个问题的答案可能是在晶体管沟道中引入‘strain’（应变），也就是使硅晶体的晶格变形，以使电荷载流子能够更快地通过。”其实，早在 2002 年英特尔就将应变引入到其器件中了。（业务推广：AIOT大数-据）在 IEDM会议 上，英特尔的另一项研究展示了一种在纳米片晶体管中产生压缩应变和拉伸应变的方法。

全球有许多其他研究机构也在研究设计堆叠纳米片晶体管，它们有时被称为互补场效应管（complementary field effect transistor，CFET）。比利时微电子研究中心 IMEC 率先提出了 CFET 概念，并在2020年6月的 IEEE VLSI 会议上报告了构建过程。但是，IMEC构建的组件并非完全由纳米片晶体管制成，它的底层是一个 FinFET，顶层是一个单纳米片晶体管。

图6：反相器由2个相互叠放的晶体管组成，它们共有连接线和其他部分（图片来源：Intel）

此外，据报道台湾研究人员曾制作出一种 CFET 结构，其中 PMOS 和 NMOS 各有一个单纳米片。更早些时候，在2009年12月，原中芯国际肖德元和王曦研究发明“垂直堆叠纳米薄片全包围栅互补场效应晶体管(CFET)”，将一个 NFET 和一个PFET圆柱体纳米薄片沟道垂直交叉堆叠起来，组成互补全包围栅圆柱体纳米薄片器件结构。英特尔这次报告的电路在三纳米片 PMOS 之上有一个两纳米片 NMOS，这更接近于需要叠加时器件的样子。前不久，三星已经宣布，他们将在3nm的时候转向水平纳米片（Horizontal Nanosheets，HNS）架构。

IC芯片产业

从1958年第一块集成电路发明开始，IC产业经历起源于美国，发展于日本，加速于韩国、台湾的历程，21世纪以来，中国逐步成为IC产业发展的一份子。日、韩、台三地在经历了引进先进技术期后，发展了适合自身的产业发展模式，不论是日本的自主研发，韩国的市场把握，还是台湾的专注分工，都使其成为了全球IC产业的中坚力量。

全球IC产业商业模式变革

经历了三次产业变革的IC产业从一开始隶属于系统公司到集成一体IDM，再到Fabless、Foundry与IP供应商相继涌现，最终形成了IDM与专业分工两大模式。随着IC产业制程工艺越接近极限值，各大厂商在制程跟进与生产投资上的投入今非昔比，IDM企业纷纷采取轻资产化策略，转型为Fablite, 甚至是Fabless。

IC芯片产业链

半导体芯片产业链环节包括IC设计、晶圆制造及加工、封装及测试环节，拥有复杂的工序和工艺。

资料来源：WIND,光大证券

复杂繁琐的IC芯片设计流程

芯片设计在集成电路产业链的上游顶端，行业公司具有较大的价值量，行业整体呈现出“小而美”的特征，是半导体产业链中赚钱的环节。整体毛利率都在30%以上，都属于轻资产模式，固定资产周转率及ROE水平处于相对较高位置。其包含电路设计、版图设计和光罩制作。设计方面的主要环节是电路设计，需要考虑多方面因素以及涉及多元知识结构。版图设计和光罩制作可以借助计算机程序。芯片设计主要由于芯片核心的底层架构（知识产权和技术壁垒）被掌握在少数厂商手中，专利费可能达到设计成本的50%以上。

芯片设计和生产流程图:

细分来看，设计从功能到布线基本分为五个步骤，在设计过程中涉及芯片硬件设计和软件协同。芯片设计流程包含RTL编写、功能验证、逻辑综合、形式验证、DFT（Design for Testability）、布局布线、Sign Off、版图验证等多个流程。

设计第一步，订定目标

在IC设计中，最重要的步骤就是规格制定。这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑法规需要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。IC设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。

规格制定的第一步便是确定IC的目的、效能为何，对大方向做设定。接着是察看有哪些协定要符合，像无线网卡的芯片就需要符合IEEE 802.11等规范，不然，这芯片将无法和市面上的产品相容，使它无法和其他设备连线。（业务推-广：AIOT大数据）最后则是确立这颗IC的实作方法，将不同功能分配成不同的单元，并确立不同单元间连接的方法，如此便完成规格的制定。

设计完规格后，接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规划，将整体轮廓描绘出来，方便后续制图。在IC芯片中，便是使用硬件描述语言（HDL）将电路描写出来。常使用的HDL有Verilog、VHDL等，借由程序码便可轻易的将一颗IC的功能表达出来。接着就是检查程序功能的正确性并持续修改，直到它满足期望的功能为止。

▲32 bits加法器的Verilog范例

有了电脑，事情都变得容易

有了完整规划后，接下来便是画出平面的设计蓝图。在IC设计中，逻辑合成这个步骤便是将确定无误的HDL code，放入电子设计自动化工具（EDA tool），让电脑将HDL code转换成逻辑电路，产生如下的电路图。之后，反覆的确定此逻辑闸设计图是否符合规格并修改，直到功能正确为止。

▲控制单元合成后的结果

最后，将合成完的程序码再放入另一套EDA tool，进行电路布局与绕线（Place And Route）。再经过不断的检测后，便会形成如下的电路图。图中可以看到蓝、红、绿、黄等不同颜色，每种不同的颜色就代表着一张光罩。至于光罩究竟要如何运用呢？

▲常用的演算芯片-FFT芯片，完成电路布局与绕线的结果

层层光罩，叠起一颗芯片

首先，目前已经知道一颗IC会产生多张光罩，这些光罩有上下层的分别，每层有各自的任务。下图为简单的光罩例子，以集成电路中最基本的元件CMOS为范例，CMOS全名为互补式金属氧化物半导体（Complementary metal–oxide–semiconductor），也就是将NMOS和PMOS两者做结合，形成CMOS。

下图中，左边就是经过电路布局与绕线后形成的电路图，在前面已经知道每种颜色便代表一张光罩。右边则是将每张光罩摊开的样子。制作是，由底层开始，依循上一篇IC芯片的制造中所提的方法，逐层制作，最后便会产生期望的芯片了。

至此，对于IC设计应该有初步的了解，整体看来就很清楚IC设计是一门非常复杂的专业，也多亏了电脑辅助软件的成熟，让IC设计得以加速。IC设计厂十分依赖工程师的智慧，这里所述的每个步骤都有其专门的知识，皆可独立成多门专业的课程，像是撰写硬件描述语言就不单纯的只需要熟悉程式语言，还需要了解逻辑电路是如何运作、如何将所需的演算法转换成程式、合成软件是如何将程式转换成逻辑闸等问题。

IC设计流程概述

芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。

1. 规格制定

芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

2. 详细设计

Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。

3. HDL编码

使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。

4. 仿真验证

仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。 设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。

仿真验证工具Synopsys的VCS，还有Cadence的NC-Verilog。

5. 逻辑综合――Design Compiler

仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。（业务-推广：AIOT大数据）所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。

逻辑综合工具Synopsys的Design Compiler。

6. STA

Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

STA工具有Synopsys的Prime Time。

7. 形式验证

这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

形式验证工具有Synopsys的Formality。

前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

Backend design flow ：

1. DFT

Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。

DFT工具Synopsys的DFT Compiler

2. 布局规划(FloorPlan)

布局规划就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O引脚等等。布局规划能直接影响芯片最终的面积。

工具为Synopsys的Astro

3. CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

CTS工具，Synopsys的Physical Compiler

4. 布线(Place & Route)

这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。

工具Synopsys的Astro

5. 寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT

6. 版图物理验证

对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。

工具为Synopsys的Hercules

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题，在此不说了。

物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDS II的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。

前端设计的流程及使用的EDA工具

1、架构的设计与验证

按照要求，对整体的设计划分模块。

架构模型的仿真可以使用Synopsys公司的CoCentric软件，它是基于System C的仿真工具。

2、HDL设计输入

设计输入方法有：HDL语言（Verilog或VHDL）输入、电路图输入、状态转移图输入。

使用的工具有：Active-HDL，而RTL分析检查工具有Synopsys的LEDA。

3、前仿真工具（功能仿真）

初步验证设计是否满足规格要求。

使用的工具有：Synopsys的VCS，Mentor的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。

4、逻辑综合

将HDL语言转换成门级网表Netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准；逻辑综合需要指定基于的库，使用不同的综合库，在时序和面积上会有差异。逻辑综合之前的仿真为前仿真，之后的仿真为后仿真。

使用的工具有：Synopsys的Design Compiler，Cadence的 PKS，Synplicity的Synplify等。

5、静态时序分析工具（STA）

在时序上，检查电路的建立时间（Setuptime）和保持时间（Hold time）是否有违例（Violation）。

使用的工具有：Synopsys的Prime Time。

6、形式验证工具

在功能上，对综合后的网表进行验证。常用的就是等价性检查（Equivalence Check）方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

使用的工具有：Synopsys的Formality

后端设计的流程及使用的EDA工具

1. 数据准备

对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件,它包括物理库、时序库及网表库,分别以.lef、.tlf和.v的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（Design Exchange Format）文件。(对synopsys 的Astro 而言, 经过综合后生成的门级网表,时序约束文件 SDC 是一样的,Pad的定义文件--tdf , .tf 文件 --technology file,Foundry厂提供的标准单元、宏单元和I/O Pad的库文件 就与FRAM, CELL view, LM view形式给出(Milkway 参考库 and DB, LIB file)

2. 布局规划

主要是标准单元、I/O Pad和宏单元的布局。I/OPad预先给出了位置,而宏单元则根据时序要求进行摆放,标准单元则是给出了一定的区域由工具自动摆放。布局规划后,芯片的大小,Core的面积,Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要 在自动放置标准单元和宏单元之后, 你可以先做一次PNA(power network analysis）--IR drop and EM .

3.Placement -自动放置标准单元

布局规划后,宏单元、I/O Pad的位置和放置标准单元的区域都已确定,这些信息SE（Silicon Ensemble）会通过DEF文件传递给PC(Physical Compiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元,同时进行时序检查和单元放置优化。如果你用的是PC +Astro那你可用write_milkway, read_milkway 传递数据。

4. 时钟树生成(CTS Clock tree synthesis)

芯片中的时钟网络要驱动电路中所有的时序单元,所以时钟源端门单元带载很多,其负载延时很大并且不平衡,需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.

5. STA 静态时序分析和后仿真

时钟树插入后,每个单元的位置都确定下来了,工具可以提出Global Route形式的连线寄生参数,此时对延时参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后,将这来两个文件传递给前端人员做后仿真。（业务推广：AIOT大数据）对Astro 而言,在detail routing 之后,用starRC XT 参数提取,生成的E.V和.SDF文件传递给PrimeTime做静态时序分析,那将会更准确。

6. ECO(Engineering Change Order)

针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动.

7. Filler的插入(padfliier, cell filler)

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad和I/O Pad之间的间隙,它主要是把扩散层连接起来,满足DRC规则和设计需要。

8. 布线(Routing)

Global route-- Trackassign --Detail routing--Routingoptimization 布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来,这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。--Timing report clear

9. Dummy Metal的增加

Foundry厂都有对金属密度的规定,使其金属密度不要低于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入Dummy Metal是为了增加金属的密度。

10. DRC和LVS

DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保芯片正常流片。LVS主要是将版图和电路网表进行比较,来保证流片出来的版图电路和实际需要的电路一致。DRC和LVS的检查--EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRCcheck commands.

11. Tape out

在所有检查和验证都正确无误的情况下把最后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造。

物理设计

接着就进入物理设计阶段，也就是把我们前面生成的门级网表转化成foundry可用于掩膜的版图信息。常用的布局布线工具有Synopsys公司的IC Compiler、 Astro和Candance公司的SOC-Enconter。IC Compiler是synopsys公司继Astro之后推出的另一款P＆R工具（物理设计通常简称为布局布线，place and route）,Astro常用于10nm工艺一下超深亚微米级的布局布线。

输入IC Compiler 的有：门级网表、库文件、时序约束。

输出IC Compiler 的是layout（常用格式是GDSII）。

整个流程中，除了floorplan阶段需要较多的手工活之外，placement、CTS、routing阶段可以说就是设计者通过修改脚本和约束，然后让工具自动完成工作。这也是IC Compiler工具强大之处。在这里，就要着重强调一个CTS的概念：

在大规模集成电路中，大部分时序元件的数据传输是由时钟同步控制的时钟频率决定了数据处理和传输的速度，时钟频率是电路性能的最主要的标志。在集成电路进入深亚微米阶段，决定时钟频率的主要因素有两个，一是组合逻辑部分的最长电路延时，二是同步元件内的时钟偏斜(clock skew),随着晶体管尺寸的减小，组合逻辑电路的开关速度不断提高，时钟偏斜成为影响电路性能的制约因素。时钟树综合的主要目的是减小时钟偏斜。

以一个时钟域为例，一个时钟源点(source )最终要扇出到很多寄存器的时钟端(sink)，从时钟源扇出很大，负载很大，时钟源是无法驱动后面如此之多的负载的。这样就需要一个时钟树结构，通过一级一级的buffer去驱动最终的叶子结点(寄存器)。

Clock_opt 完成之后，一般都应该使用一个命令psynopt去做一次增量优化，psynopt这个命令的作用就是在原有基础上做增量优化。在placement阶段，place_opt之后，也需要用psynopt做一次增量优化，可以参考看run_icc_record.tcl脚本。在做完CTS之后，即run_icc_record.tcl里面CTS部分，可以报出时序信息，通过以下命令报时序信息：

report_constraint –all 报出所有时序违规（violations），正如前文中提到的，我们暂且只关注setup违规，setup违规直接制约频率能跑多高，对于hold的违规只需要通过插buffer增加延时就可以解决。

report_clocks 报出时钟的信息

report_timing –from -to 报出具体路径的时序信息

以上命令都可以加-help选项查看帮助信息，如report_timing –help，想查看一个命令的详细用法，可以man 命令,如man report_timing。

P&R完成后，就进入后仿阶段，为什么要后仿，后仿的目的在于消除或减小理论结果与实际结果之间的差异 ，版图生成以后，版图中的连线及连线间的寄生电阻，寄生电容，甚至寄生电感（现阶段一般后仿不包括电感）都是前仿中没有添加的，亦即，前仿的网表中认为各根连线的电阻电容均为零。事实并非如此，如果这些寄生电阻电容效应足够大，那么实际做出的电路就和前仿差别较大。后仿需要考虑版图中实际连线的RC延时。（业务推广：AIOT大数据）ICC生成版图之后，ICC会写出一个电路网表，star_rc_xt 抽取版图寄生参数，PT获得寄生参数信息后写出sdf(standard delay format)文件，用于反标入电路网表。后仿真的对象是由ICC生成的电路网表，后仿真是电路级的仿真，仿真反标入了由PT产生的sdf文件 。

Sign-off阶段就是进行DRC和LVS物理验证。

这里本人也是用的icc_shell的图形交互界面来完成物理设计，也是写tcl，跑脚本让工具完成相关工作。最后完成的总版图如下：

IC设计中EDA工具

俗话说“公欲善其事，必先利其器”。 IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。

IC设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性

能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。

先介绍下IC开发流程：

1.代码输入（design input)

用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码

语言输入工具：SUMMIT VISUALHDL

MENTOR RENIOR

图形输入: composer(cadence);

viewlogic (viewdraw)

2.电路仿真（circuit simulation)

将vhd代码进行先前逻辑仿真，验证功能描述是否正确

数字电路仿真工具： Verolog： CADENCE Verolig-XL

SYNOPSYS VCS

MENTOR

Modle-sim VHDL : CADENCE NC-vhdl

SYNOPSYS VSS

MENTOR

Modle-sim

模拟电路仿真工具：

AVANTI HSpice pspice，spectremicro

microwave: eesoft : hp

3.逻辑综合（synthesis tools)

逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿

真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段

进行再仿真。最终仿真结果生成的网表称为物理网表。

综合工具：CADENCE Builtgates Envisia Ambit SYNOPSYS Design Compile Behavial Compiler

4.layout生成和自动布局布线（auto plane&route)

将网表生成具体的电路版图

layout工具：CADENCE Dracula, Diva

5.物理验证（physical validate）和参数提取(LVS)

ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（

设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序

工具: CADENCE: DRECULA

AVANTI : STAR-RC

6.static timming：Synopsys Prime Time Power analysis WattSmith测试矢量生成 specman Elite4 故障覆盖率分析，

总结：

ic设计的流程大致为：

逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能

仿真--综合(加时序约束和设计库)--电路网表--网表仿真)

预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取

--SDF文件--后仿真--静态时序分析--测试向量生成

--工艺设计与生产--芯片测试--芯片应用

在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修

改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。

实现方法

IC从生产目的上可以分成为通用IC（如CPU，DRAM，接口芯片等）和ASIC(Application Specific Integreted Circuit)两种，ASIC是因应专门用途而生产的IC。

从结构可以分成数字IC，模拟IC，数模混合IC三种，而SOC（system on chip）则成为发展的方向。

从实现方式上讲可以分为三种。基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产 的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定 制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片 。基于IC生产厂家已经封装好的PLD（Programmable Logical Design）芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。他的最大特点就是只须懂得硬件描述语言就可以使 用特殊EDA工具“写入”芯片功能。但PLD集成度低、速度慢、芯片利用率低的缺点使他只适合新产品的试制和小批量生产。近年来PLD中发展最活跃的当属 FPGA(Field Programmable Gate Array)器件。

从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微 米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOS又可分为NMOS、 PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。（业务推广：AIOT大数 据）AsGa器件因为其在高频领域（可以在0.35um下很轻松作 到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标 准半导体工艺有很大不同。

从设计方法可以分成自顶而下（top-down）和自底而上两种方法。top-down的设计方法

在IC开发中,根据不同的项目要求，根据项目经费和可供利用的EDA工具和人力资源，根据代工厂的工艺实际，采用不同的实现方法是很重要的决策.

IC设计中所使用的EDA工具

IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo;20年的发展,从硬件描述语言（或是图形输入工具）到逻辑仿真 工具（LOGIC SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测试；现代EDA工具几乎涵盖了IC设计的方方面面。

提到IC设计的EDA工具就不能不说cadence公司，随着compass的倒闭，它成为这个行业名副其实的“老大” cadence提供了IC design中所涉及的几乎所有工具；但它的工具和它的名气一样的值钱！现代IC技术的迅猛发展在EDA软件厂家中掀起并购、重组热潮。

除CADENCE公司以外，比较有名的公司包括mentor,avanti,synopsys和INVOEDA；mentor和cadence一样是一个 在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。

下面我们根据设计的不同阶段和层次来谈谈这些工具；

（1）输入工具(design input)：

对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有 的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的支持。

对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。

（2）电路仿真软件(circuit simulation)：（分为数字和模拟两大类）。 电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形，随IC集成度的日益提高，线 宽的日趋缩小，晶体管的模型也日趋复杂。任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数；如 TSMC0.18um Cu CMOS工艺的相关参数高达300个之多；

可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。对于使用verilog HDL生成的网表，cadence公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具；（业务推 广：AIOT大数据）而近年随PC工作站的出现，viewlogic的 VCS和mentor公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀；对于VHDL网表仿 真，cadence公司提供LEAFROG；SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。

PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型。使的他在 亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微 米工艺中的出色表现而在近年得到了广泛的应用。cadence公司的spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛；

对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件；例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等；

（3）综合工具(synthesis tools)：

用于FPGA和CPLD的综合工具包括有cadence的synplify;synopsys公司的FPGAexpress和FPGA compiler;mentor公司的leonardo spectrum；一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如altera公司的MAXPLUS2仅仅适用它自 己的MAX系列芯片；而foundation则为XILINX器件量身定做……

最早的IC综合工具应该是cadence的buildgates;而Cadence最新版本的Envisia Ambit(R)则在99年在ASIC international公司成功用于240万门的设计。使用较广泛的还有synopsys的design compiler和behavial compiler;基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

（4）layout工具和自动布局布线（auto plane & route）工具

cadence的design framework是常用的基于UNIX工作站的全定制设计的布局布线软件，和silicon ensemble ，Envisia place &route DSM; （cadence的版图输入工具Virtuoso）

（5）物理验证（physical validate）和参数提取(LVS)工具依然可以分成为ASIC和FPGA两大类。

ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄 生参数提取）的工序；DIVA作为其相对较弱的软件多提供给教学用途；AVANTI的STAR-RC也是用于物理验证的强力工具，而hercules则是 其LVS的排头兵。如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起。ALTERA的 MAXPLUS2和XILINX的FOUNDATION是这样的典型；

（6）由于VLSI尤其是ULSI电路的预投片费用都相当的高（如TSMC 0.25um CMOS 工艺一次预投片的费用为100万美圆，而0.18um Cu CMOS 3.3V工艺的一次预投竟高达300万美圆）。因而对ASIC芯片，要求芯片设计尽量正确。最好完全消灭错误；解决功耗分析；生成用于芯片测试目的的特殊 测试电路；因应这一要求，也产生了一些特殊的EDA工具，以完成诸如power analysis、故障覆盖率分析、测试矢量生成等目的。

现代VLSI特别是ULSI IC的迅速发展， 正是依靠EDA工具在亚微米和深亚微米技术上的进步及其对应工艺水平的提高。应该说没有EDA工具就没有IC。

★数字电路设计工具★

分类 产品名 制造商

逻辑综合器、静态时序分析 Blast RTL 美国MAGMA公司

VHDL/Verilog-HDL Simulator（仿真工具) Active-HDL 美国Aldec公司

混合语言仿真 NC-sim 美国Cadence Design Systems公司

Verilog仿真器 Verilog-XL 同上

System C 仿真器 NC- System C 同上

VHDL仿真器 NC- VHDL 同上

物理综合工具 PKS 同上

超级综合工具（带有最优化配置功能） BuildGates Extreme 同上

Verilog仿真/VHDL编译器 VCS/Scirocco 美国Synopsys公司

RTL级逻辑综合工具 DC expert 美国Synopsys公司

Vhdl/Verilog混合语法和设计规范检查器 LEDA 美国Synopsys公司

FPGA综合器 Synplify PRO 美国Synplicity公司

物理综合 Amplify 美国Synplicity公司

测试与原型验证 Certify SC 美国Synplicity公司

VHDL/Verilog-HDL 仿真工具 ModelSim 美国Mentor Graphics公司

Verilog-HDL仿真工具 TauSim 美国Tau Simulation公司

Hardware Accelerator ARES 美国IKOS Systems公司

Static Timming 解析工具 EinsTimer 美国IBM公司

逻辑Simulator(仿真) Explore 美国Aptix公司

Xcite 美国Axis Systems公司

VirtuaLogic 美国IKOS Systems公司

VIVACE 美国Mentor Graphics公司

功耗解析/最优化工具（RTL） WattSmith 美国Sente公司

逻辑验证工具（测试向量生成） Specman Elite 美国Verisity Design公司

CODE・COVERAGE工具，状態COVERAGE工具 Verification 美国Trans

EDA公司

Navigator/State 美国TransEDA公司

Navigator 美国TransEDA公司

Formal・Verifier（等价性评价） BoolesEye 美国IBM公司

Tuxedo 美国Verplex Systems公司

HDL调试工具 Debussy 美国Novas Software公司

电路合成工具，行为级合成工具（VHDL编程） BooleDozer 美国IBM公司

High Level电路合成工具 eXplorations Tools 美国Explorations公司

RTL设计 TeraForm 美国Tera Systems公司

★模拟/数.模混合信号电路设计工具★

分类 产品名 制造商

模拟电路Simulator（仿真工具） T-Spice Pro 美国Tanner Research公司

SmartSpice 美国Silvaco International公司

Eldo 美国Mentor Graphics公司

电路图仿真/物理设计环境 COSMOS SE/LE 美国Synopsys公司

数字/模拟混合信号仿真 HSPICE/NanoSim 美国Synopsys公司

混合信号・Simulator（仿真工具） ICAP/4 美国intusoft公司

混合信号・Simulator（仿真工具） 美国Mentor Graphi

cs公司

RF电路Simulator（仿真工具） ADVance，CommLib 美国Mentor Graphics公司

Analog Macro Library 美国Mentor Graphics公司

Static Noise 解析工具（混合信号） SeismIC 美国CadMOS Design Technology公司

Model Generator（模拟） NeoCell 美国Neolinear公司

模拟电路设计工具 MyAnalog Station 美国MyCAD公司

电路仿真工具 Star-Hspice 美国Avanti公司

Star-Sim 美国Avanti公司

Star-Time 美国Avanti公司

电路图编辑器 Scholar 美国Silvaco International公司

S-edit 美国TANNER公司

模拟、射频及混合信号仿真 Cadence Analog Design Environment 美国Cadence公司

层次化原理图输入工具 Virtuoso Composer 美国Cadence公司

原理图输入 Orcad Capture CIS, 美国Cadence公司

Concept HDL Capture CIS, 美国Cadence公司

原理图仿真 Pspice NC Desktop 美国Cadence公司

★Hard/Soft协调设计工具★

分类 产品名 制造商

Hard/Soft协调设计工具 Cierto VCC Environment 美国Cadence公司

ArchGen 美国CAE Plus公司

eArchitect 美国Viewlogic Systems公司

Hard/Soft协调验证工具 SeamlessCVE 美国Mentor Graphics公司

★LSI Layout设计工具★

分类 产品名 制造商

寄生电容/阻抗提取工具 DISCOVERY 美国Silvaco International公司

IC 版图设计 MyChip StationTM V6.4 美国MyCAD公司

寄生电容/寄生阻抗提取工具，

延迟计算工具 SWIM/InterCal 美国Aspec Technology公司

寄生电容/阻抗提取工具，

回路Simulator（仿真工具），

Layout变换工具 Spicelink，Ansoftlinks 美国Ansoft公司

物理版图编辑器 Virtuoso-XL Layout Editor 美国Cadence公司交互式物

理版图验证工具 Diva 美国Cadence公司

信号完整性时序分析工具 SignalStorm 美国Cadence公司

Model Generator CLASSIC-SC 美国Cadabra Design Automation公司

Layout设计工具（带有电路合成功能） Blast Fusion 美国Magma公司

Layout设计工具 DOLPHIN 美国Monterey Design Systems公司

L-Edit Pro 美国Tanner Research公司

MyChip Station 美国MyCAD公司

CELEBRITY,Expert 美国Silvaco International公司

相位Shift Mask设计工具，

OPC设计工具，

Mask 测试工具 iN-Phase/TROPiC/CheckIt 美国Numerical Tecnologies公司

版图寄生参数提取工具 Star-RC 美国Avanti公司

逻辑仿真与版图设计 熊猫系统2000 中国华大

★测试工具★

分类 产品名 制造商

Test - Pattern 变换工具 TDS iBlidge/SimValidator 美国Fluence Technology公司

Test 设计工具 TestBench 美国IBM公司

TDX 美国Fluence Technology公司

★印刷电路版设计工具★

分类 产品名 制造商

高速PCB设计与验证 SPECCTRAQuest 美国Cadence Design Systems公司

PCB设计用自动配置,配线工具 AllegroSPECCTRA 美国Cadence Design Systems公司

PCB设计 Orcad Layout 美国Cadence Design Systems公司

PCB用温度解析工具 PCB Thermal 美国Ansoft公司

面向焊接的PCB用温度解析工具 PCB SolderSim 美国Ansoft公司

PCB用振动・疲劳解析工具 PCB Vibration Plus/PCB Fatigue 美国Ansoft公司

PCB/MCM用寄生电容/阻抗提取工具，

回路Simulator（仿真工具） PCB/MCM Signal Integrity 美国Ansoft公司

封装(Package)设计工具 Advanced Packaging Designer/Ensemble 美国Cadence公司

封装(Package)用温度解析工具 Hybrid Thermal 美国Ansoft公司

封装(Package)用寄生电容/寄生阻抗提取工具 Turbo Package Analyzer 美国Ansoft公司

PCB设计工具 ePlanner 美国Viewlogic Systems公司

PCB设计 Protel DXP ALTIUM公司

★其他的工具★

分类 产品名 制造商

AC/DC设计・解析工具 MotorExpert 韓国jasontech公司

工艺・Simulator（仿真工具） ATHENA 美国Silvaco International公司

器件・Simulator（仿真工具） ATLAS 美国Silvaco International公司

器件模拟工具工艺模拟工具 Medici,Davinci,TSUPREM 美国Avanti公司

射频与微波设计 ADS 美国Agilent公司

信号处理系统级设计工具 SPW4.8 美国Cadence Design Systems公司

数字信号处理和通信产品的系统级设计工具 Matlab/Simulink 美国Mathworks公司

★PLD开发系统★

分类 产品名 制造商

可编程逻辑电路开发工具 MAXPLUS Ⅱ 美国ALTERA公司

可编程逻辑电路（含SOPC）开发工具 QUARTUS 美国ALTERA公司

可编程逻辑电路开发工具 ISP expert/ispLEVER v3.0 美国Lattice公司

可编程逻辑电路开发工具 ISE 6.2i Foundation 美国Xinlinx公司

可编程逻辑电路开发工具 Actel Designer R1-2003 美国ACTEL公司

业务推广：AIOT大数据

IP - 芯片设计上游工具

IC设计产业的发展离不开其上游生态链的支持，而IP正是集成电路设计产业链的上游关键环节。半导体IP（IntellectualProperty）是指在集成电路设计中那些通过验证的、可重复使用的、具有特定功能的宏模块，可以移植到不同的半导体工艺中，主要客户为设计厂商。使用IP模块能缩短芯片设计开发的时间，避免重复劳动，芯片设计公司可以将精力更多地用于提升核心竞争力的研发中。按产品分类，IP可以大致分为处理器IP、有线接口IP、物理IP和数字IP四大类。其中处理器IP是目前全球最大的IP族群，市占率超过50%，代表性龙头主要有Arm、Imagination、CEVA；接口IP发展潜力最大，代表性龙头主要有新思科技和铿腾电子等。

IC芯片制造

什么是晶圆？

在半导体的新闻中，总是会提到以尺寸标示的晶圆厂，如8寸或是12寸晶圆厂，然而，所谓的晶圆到底是什么东西？其中8寸指的是什么部分？要产出大尺寸的晶圆制造又有什么难度呢？以下将逐步介绍半导体最重要的基础——“晶圆”到底是什么。

晶圆（wafer），是制造各式电脑芯片的基础。我们可以将芯片制造比拟成用乐高积木盖房子，借由一层又一层的堆叠，完成自己期望的造型（也就是各式芯片）。然而，如果没有良好的地基，盖出来的房子就会歪来歪去，不合自己所意，为了做出完美的房子，便需要一个平稳的基板。对芯片制造来说，这个基板就是接下来将描述的晶圆。

首先，先回想一下小时候在玩乐高积木时，积木的表面都会有一个一个小小圆型的凸出物，藉由这个构造，我们可将两块积木稳固的叠在一起，且不需使用胶水。芯片制造，也是以类似这样的方式，将后续添加的原子和基板固定在一起。因此，我们需要寻找表面整齐的基板，以满足后续制造所需的条件。

在固体材料中，有一种特殊的晶体结构──单晶（Monocrystalline）。它具有原子一个接着一个紧密排列在一起的特性，可以形成一个平整的原子表层。因此，采用单晶做成晶圆，便可以满足以上的需求。然而，该如何产生这样的材料呢，主要有2个步骤，分别为纯化以及拉晶，之后便能完成这样的材料。

如何制造单晶的晶圆

纯化分成两个阶段，第一步是冶金级纯化，此一过程主要是加入碳，以氧化还原的方式，将氧化硅转换成98%以上纯度的硅。大部份的金属提炼，像是铁或铜等金属，皆是采用这样的方式获得足够纯度的金属。（业务推广：AIO T大数据）但是，98%对于芯片制造来说依旧不够，仍需要进一步提升。因此，将再进一步采用西门子制程（Siemens process）作纯化，如此，将获得半导体制程所需的高纯度多晶硅。

▲硅柱制造流程（Source：Wikipedia）

接着，就是拉晶的步骤。首先，将前面所获得的高纯度多晶硅融化，形成液态的硅。之后，以单晶的硅种（seed）和液体表面接触，一边旋转一边缓慢的向上拉起。至于为何需要单晶的硅种，是因为硅原子排列就和人排队一样，会需要排头让后来的人知道该如何正确的排列，硅种便是重要的排头，让后来的原子知道该如何排队。最后，待离开液面的硅原子凝固后，排列整齐的单晶硅柱便完成了。

然而，8寸、12寸又代表什么东西呢？他指的是我们产生的晶柱，长得像铅笔笔杆的部分，表面经过处理并切成薄圆片后的直径。至于制造大尺寸晶圆又有什么难度？

如前面所说，晶柱的制作过程就像是在做棉花糖一样，一边旋转一边成型。有制作过棉花糖的话，应该都知道要做出大而且扎实的棉花糖是相当困难的，而拉晶的过程也是一样，旋转拉起的速度以及温度的控制都会影响到晶柱的品质。也因此，尺寸愈大时，拉晶对速度与温度的要求就更高，因此要做出高品质12寸晶圆的难度就比8寸晶圆还来得高。

只是，一整条的硅柱并无法做成芯片制造的基板，为了产生一片一片的硅晶圆，接着需要以钻石刀将硅晶柱横向切成圆片，圆片再经由抛光便可形成芯片制造所需的硅晶圆。经过这么多步骤，芯片基板的制造便大功告成，下一步便是堆叠房子的步骤，也就是芯片制造。至于该如何制作芯片呢？

层层堆叠打造的芯片

在介绍过硅晶圆是什么东西后，同时，也知道制造IC芯片就像是用乐高积木盖房子一样，借由一层又一层的堆叠，创造自己所期望的造型。然而，盖房子有相当多的步骤，IC制造也是一样，制造IC究竟有哪些步骤？本文将将就IC芯片制造的流程做介绍。

在开始前，我们要先认识IC芯片是什么。IC，全名集成电路（Integrated Circuit），由它的命名可知它是将设计好的电路，以堆叠的方式组合起来。借由这个方法，我们可以减少连接电路时所需耗费的面积。

下图为IC电路的3D图，从图中可以看出它的结构就像房子的梁和柱，一层一层堆叠，这也就是为何会将IC制造比拟成盖房子。

▲IC芯片的3D剖面图。（Source：Wikipedia）

从上图中IC芯片的3D剖面图来看，底部深蓝色的部分就是上一篇介绍的晶圆，从这张图可以更明确的知道，晶圆基板在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分，则是于IC制作时要完成的地方。

首先，在这里可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅，是一栋房子的门户，出入都由这里，在掌握交通下通常会有较多的机能性。因此，和其他楼层相比，在兴建时会比较复杂，需要较多的步骤。（业务推广：AIOT大 数据）在IC电路中，这个大厅就是逻辑闸层，它是整颗IC中最重要的部分，借由将多种逻辑闸组合在一起，完成功能齐全的IC芯片。

黄色的部分，则像是一般的楼层。和一楼相比，不会有太复杂的构造，而且每层楼在兴建时也不会有太多变化。这一层的目的，是将红色部分的逻辑闸相连在一起。之所以需要这么多层，是因为有太多线路要连接在一起，在单层无法容纳所有的线路下，就要多叠几层来达成这个目标了。在这之中，不同层的线路会上下相连以满足接线的需求。

分层施工，逐层架构

知道IC的构造后，接下来要介绍该如何制作。试想一下，如果要以油漆喷罐做精细作图时，我们需先割出图形的遮盖板，盖在纸上。接着再将油漆均匀地喷在纸上，待油漆干后，再将遮板拿开。不断地重复这个步骤后，便可完成整齐且复杂的图形。制造IC就是以类似的方式，藉由遮盖的方式一层一层的堆叠起来。

制作IC时，可以简单分成以上4种步骤。虽然实际制造时，制造的步骤会有差异，使用的材料也有所不同，但是大体上皆采用类似的原理。这个流程和油漆作画有些许不同，IC制造是先涂料再加做遮盖，油漆作画则是先遮盖再作画。以下将介绍各流程。

金属溅镀：将欲使用的金属材料均匀洒在晶圆片上，形成一薄膜。

涂布光阻：先将光阻材料放在晶圆片上，透过光罩，将光束打在不要的部分上，破坏光阻材料结构。接着，再以化学药剂将被破坏的材料洗去。

蚀刻技术：将没有受光阻保护的硅晶圆，以离子束蚀刻。

光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

最后便会在一整片晶圆上完成很多IC芯片，接下来只要将完成的方形IC芯片剪下，便可送到封装厂做封装。

纳米制程是什么？

三星以及台积电在先进半导体制程打得相当火热，彼此都想要在晶圆代工中抢得先机以争取订单，几乎成了14纳米与16纳米之争，然而14纳米与16纳米这两个数字的究竟意义为何，指的又是哪个部位？而在缩小制程后又将来带来什么好处与难题？以下我们将就纳米制程做简单的说明。

纳米到底有多细微？

在开始之前，要先了解纳米究竟是什么意思。在数学上，纳米是0.000000001公尺，但这个例子比较抽象，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。

用尺规实际测量的话可以得知指甲的厚度约为0.0001公尺（0.1毫米），也就是说试着把一片指甲的侧面切成10万条线，每条线就约等同于1纳米，由此可略为想像得到1纳米是何等的微小了。

知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最主要目的，就是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，芯片体积缩小后，更容易塞入移动设备中，满足未来轻薄化的需求。

再回来探究纳米制程是什么，以14纳米为例，其制程是指在芯片中，线最小可以做到14纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？（业务 推广：AIOT大数据）左下图中的L就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从Drain端到Source端。

（Source：www.slideshare.net）

此外，电脑是以0和1作运算，要如何以电晶体满足这个目的呢？做法就是判断电晶体是否有电流流通。当在Gate端（绿色的方块）做电压供给，电流就会从Drain端到Source端，如果没有供给电压，电流就不会流动，这样就可以表示1和0。

尺寸缩小有其物理限制

不过，制程并不能无限制的缩小，当我们将电晶体缩小到20纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵销缩小L时获得的效益。作为改善方式，就是导入FinFET（Tri-Gate）这个概念，如右图。在Intel以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。

（Source：www.slideshare.net）

更重要的是，藉由这个方法可以增加Gate端和下层的接触面积。在传统的做法中，接触面只有一个平面，但是采用FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让Source-Drain端变得更小，对缩小尺寸有相当大的帮助。

最后，则是为什么会有人说各大厂进入10纳米制程将面临相当严峻的挑战，主因是1颗原子的大小大约为0.1纳米，在10纳米的情况下，一条线只有不到100颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。

如果无法想像这个难度，可以做个小实验。在桌上用100个小珠子排成一个10×10的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个10×5的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

IC芯片封装

封装，IC芯片的最终防护与统整

经过漫长的流程，从设计到制造，终于获得一颗IC芯片了。然而一颗芯片相当小且薄，如果不在外施加保护，会被轻易的刮伤损坏。此外，因为芯片的尺寸微小，如果不用一个较大尺寸的外壳，将不易由人工安置在电路板上。因此，本文接下来要针对封装加以描述介绍。

目前常见的封装有两种，一种是电动玩具内常见的，黑色长得像蜈蚣的DIP封装，另一为购买盒装CPU时常见的BGA封装。至于其他的封装法，还有早期CPU使用的PGA（Pin Grid Array；Pin Grid Array）或是DIP的改良版QFP（塑料方形扁平封装）等。因为有太多种封装法，以下将对DIP以及BGA封装做介绍。

传统封装，历久不衰

首先要介绍的是双排直立式封装（Dual Inline Package；DIP），从下图可以看到采用此封装的IC芯片在双排接脚下，看起来会像条黑色蜈蚣，让人印象深刻，此封装法为最早采用的IC封装技术，具有成本低廉的优势，适合小型且不需接太多线的芯片。但是，因为大多采用的是塑料，散热效果较差，无法满足现行高速芯片的要求。因此，使用此封装的，大多是历久不衰的芯片，如下图中的OP741，或是对运作速度没那么要求且芯片较小、接孔较少的IC芯片。

▲左图的IC芯片为OP741，是常见的电压放大器，右图为它的剖面图，这个封装是以金线将芯片接到金属接脚（Leadframe）（Source：左图Wikipedia、右图Wikipedia）

至于球格阵列（Ball Grid Array，BGA）封装，和DIP相比封装体积较小，可轻易的放入体积较小的装置中。此外，因为接脚位在芯片下方，和DIP相比，可容纳更多的金属接脚相当适合需要较多接点的芯片。然而，采用这种封装法成本较高且连接的方法较复杂，因此大多用在高单价的产品上。

▲左图为采用BGA封装的芯片，右图为使用覆晶封装的BGA示意图（Source：左图Wikipedia）

移动设备兴起，新技术跃上舞台

然而，使用以上这些封装法，会耗费掉相当大的体积。像现在的移动设备、穿戴设备等，需要相当多种元件，如果各个元件都独立封装，组合起来将耗费非常大的空间，因此目前有两种方法，可满足缩小体积的要求，分别为SoC（System On Chip）以及SiP（System In Packet）。

在智能手机刚兴起时，在各大财经杂志上皆可发现SoC这个名词，然而SoC究竟是什么东西？简单来说，就是将原本不同功能的IC，整合在一颗芯片中。借由这个方法，不单可以缩小体积，还可以缩小不同IC间的距离，提升芯片的计算速度。至于制作方法，便是在IC设计阶段时，将各个不同的IC放在一起，再透过先前介绍的设计流程，制作成一张光罩。

然而，SoC并非只有优点，要设计一颗SoC需要相当多的技术配合。IC芯片各自封装时，各有封装外部保护，且IC与IC间的距离较远，比较不会发生交互干扰的情形。但是，当将所有IC都包装在一起时，就是噩梦的开始。IC设计厂要从原先的单纯设计IC，变成整合各个功能的IC，增加工程师的工作量。此外，也会遇到很多的状况，像是通讯芯片的高频讯号可能会影响其他功能的IC等情形。

此外，SoC还需要获得其他厂商的IP（intellectual property）授权，才能将别人设计好的元件放到SoC中。因为制作SoC需要获得整颗IC的设计细节，才能做成完整的光罩，这同时也增加了SoC的设计成本。或许会有人质疑何不自己设计一颗就好了呢？因为设计各种IC需要大量和该IC相关的知识，只有像Apple这样多金的企业，才有预算能从各知名企业挖角顶尖工程师，以设计一颗全新的IC，透过合作授权还是比自行研发划算多了。

折衷方案，SiP现身

作为替代方案，SiP跃上整合芯片的舞台。和SoC不同，它是购买各家的IC，在最后一次封装这些IC，如此便少了IP授权这一步，大幅减少设计成本。（业 务推广：AIOT大数据）此外，因为它们是各自独立的IC，彼此的干扰程度大幅下降。

▲Apple Watch采用SiP技术将整个电脑架构封装成一颗芯片，不单满足期望的效能还缩小体积，让手表有更多的空间放电池（Source：Apple官网）

采用SiP技术的产品，最著名的非Apple Watch莫属。因为Watch的内部空间太小，它无法采用传统的技术，SoC的设计成本又太高，SiP成了首要之选。借由SiP技术，不单可缩小体积，还可拉近各个IC间的距离，成为可行的折衷方案。下图便是Apple Watch芯片的结构图，可以看到相当多的IC包含在其中。

▲Apple Watch中采用SiP封装的S1芯片内部配置图（Source：chipworks）

完成封装后，便要进入测试的阶段，在这个阶段便要确认封装完的IC是否有正常的运作，正确无误之后便可出货给组装厂，做成我们所见的电子产品。至此，半导体产业便完成了整个生产的任务。

IC芯片制造工艺

全球晶圆厂扩产表

资料来源：平安证券

IC芯片封装CSP&Flip-chip

CSP(Chip-Scale or Chipe-Size Package)的concept起源于1990s，follow的是IPC/JEDEC J-STD-012标准，它主要应用于Low pin count的EEPROMs、ASICs 以及microprocessors (MCU)等，尤其当Wafer越大而Die又越小的时候，其成本会更有优势。

CSP封装主要的步骤为： 把die mount到epoxy interposer上，再用wire bond (gold or Al)将PAD和基板连接起来，第三步用Molding Plastic封装保护Die和Wire，最后再将Solder ball贴到Interposer底部。

当然上面的wire bond会让封装比起die size还要大一点。而且从die到lead frame上的导线还有连接阻抗的，后来发展到用bump代替wire bond，所以就发展到Flip chip代替Wire bond封装，这样就节省了wire bond的空间了，所以就可以做到Die几乎等size的package了。

那说到倒片封装(FC: Flip-Chip)，自然就要讲到这个bump了，不可能把die切割了再去长这个bump吧，所以必须在Wafer还没切割之前就做完这个process，所以就叫做Wafer Level CSP封装了 (WLCSP)。

Flip-Chip封装主要的三个步骤，Die上长bumps，脸朝下把长好球的die贴倒贴到衬底或者基板上，然后填充(underfilling)。

WLCSP现在已经是封装技术的主流，主要有两种，一种是直接BOP (Bump On Pad)，还有一种是RDL (Redistribution Layer)。BOP技术还需要根据是否需要Polymer做re-passivation，再分为BON(Bump on SiN)和BOR (Bump on Repassivation)。BOP广泛应用于Analog/Power封装，它由于电流是直接垂直流过，没有横向RDL，所以对于功率器件封装很有优势，Cost也很低，但是它的Pin count比较有限，所以才发展到RDL+Bump。BOP是直接把UBM/Bump锚在Top Metal的PAD上，而RDL+Bump是用Polymer (Polyimide或PBO) 隔离并布线并且把Bump与device surface隔开。

再简单讲一下RDL+Bump+铜柱的工艺流程吧，和FAB工艺差不多吧，四层光罩即可。RDL之间的dielectric用Polyimide隔离。Metal可以用电镀长上去(Seed用Sputter)。

成型之后的RDL+Bump就是如下图的样子：

最早的WLCSP是Fan-In的，意思就是bump全部长在die上，而die和Pad的连接主要就是靠RDL的Metal Line来连接的。与之对应的就是Fan-Out的WLCSP封装，这就是把bump长到chip外面去了 (1.2倍)，面积大点，bump的压力不会对芯片造成损伤。

讲solder ball之前，还是总结一下Flip-Chip和WLCSP之间到底区别是什么？Flip-chip一般还是需要衬底的，只是它通过solder ball倒装贴上去的(代替Wire bond)而已，而WLCSP是把长好的球做好之后直接贴到PCB板上去。

好了，不管是Flip-Chip还是WLCSP都需要一个东西叫做Solder Ball (锡球)，那接下来该讲解Solder Ball了，这些Bump是怎么长上去的。

先讲讲为啥用锡球？那就要回答一个问题，Solder Ball的技术要求是什么？

1) Fully Freflowable：类似焊锡熔融才能连接，那焊锡的要求就是加热不能随意流动，必须往中间聚拢(Self-Center)，而且易坍塌(Collapse)，这就是焊锡的特点。

2) 可控的Alloy成分: 一般用10~15%的锡铅合金(63Sn/Pb)能提高液态温度到200~215C。

3) 能兼容各种Alloy要求： 比如共晶Sn/Pb (Eutectic)，High Pb，以及Sony Green提出的Pb-Free等各种Alloy来适应市场要求。

4) 能控制Bump高度确保良率，厚度deviation<2.5um。< span="">

锡球的大小一般是150um, Pitch约0.5mm。也有uBump尺寸在75~130um，也有用300~500um的。一般Solder Ball Bump成分是锡铅共晶(Sn63Pb37)，但是现在环境污染的要求(RoHS)推出无铅锡球等，但不管怎么变技术上重点是组装回流焊的温度曲线必须满足特定温度上保持一段时间(thermal budget)稳定。

锡球工艺一般采取的工艺有: 蒸发(Evaporation)、电镀(Electroplating)、印刷(Screen printing)、或针孔沉积(Needle depositing)等，但是Solder ball不是直接与Pad Metal连接的，类似FAB的Metal一样，必须要有Adhesion和Barrier Layer，而这层过渡的Metal就是UBM (Under Bump Metallization)，作用当然就是Adhesion和Barrier了，而且要求必须接触电阻低。而这个UBM通常采用Sputter或电镀的方式都可以实现。最后用常用的电镀法讲述锡球形成的过程(最后一步Bump Shaping是通过第六步的形状回流后包裹成型的)。

芯片 IC 封装工艺介绍

IC芯片封装测试流程

IC Package (IC的封装形式)指芯片(Die)和不同类型的框架(L/F)和塑封料(EMC)形成的不同外形的封装体。

IC Package种类很多，可以按以下标准分类：

按封装材料划分为：

金属封装、陶瓷封装、塑料封装

金属封装主要用于军工或航天技术，无商业化产品;

陶瓷封装优于金属封装，也用于军事产品，占少量商业化市场;

塑料封装用于消费电子，因为其成本低，工艺简单，可靠性高而占有绝大部分的市场份额;

按照和PCB板连接方式分为：

PTH封装和SMT封装

PTH-Pin Through Hole, 通孔式;

SMT-Surface Mount Technology，表面贴装式。

目前市面上大部分IC均采为SMT式的

按照封装外型可分为：

SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等;

决定封装形式的两个关键因素:

封装效率。芯片面积/封装面积，尽量接近1:1;

引脚数。引脚数越多，越高级，但是工艺难度也相应增加;

其中，CSP由于采用了Flip Chip技术和裸片封装，达到了 芯片面积/封装面积=1:1，为目前最高级的技术;

QFN—Quad Flat No-lead Package 四方无引脚扁平封装

SOIC—Small Outline IC 小外形IC封装

TSSOP—Thin Small Shrink Outline Package 薄小外形封装

QFP—Quad Flat Package 四方引脚扁平式封装

BGA—Ball Grid Array Package 球栅阵列式封装

CSP—Chip Scale Package 芯片尺寸级封装

IC Package Structure(IC结构图)

Raw Material in Assembly(封装原材料)【Wafer】晶圆

【Lead Frame】引线框架

提供电路连接和Die的固定作用;

主要材料为铜，会在上面进行镀银、 NiPdAu等材料;

L/F的制程有Etch和Stamp两种;易氧化，存放于氮气柜中，湿度小 于40%RH;

除了BGA和CSP外，其他Package都会采用Lead Frame， BGA采用的是Substrate;

【Gold Wire】焊接金线

实现芯片和外部引线框架的电性和物 理连接;

金线采用的是99.99%的高纯度金;

同时，出于成本考虑，目前有采用铜 线和铝线工艺的。优点是成本降低， 同时工艺难度加大，良率降低;

线径决定可传导的电流;0.8mil， 1.0mil，1.3mils，1.5mils和2.0mils;

Mold Compound塑封料/环氧树脂主要成分为：环氧树脂及各种添加剂(固化剂，改性剂，脱 模剂，染色剂，阻燃剂等);

主要功能为：在熔融状态下将Die和Lead Frame包裹起来， 提供物理和电气保护，防止外界干扰;

存放条件：零下5°保存，常温下需回温24小时;

【Epoxy】银浆

成分为环氧树脂填充金属粉末(Ag);有三个作用：将Die固定在Die Pad上; 散热作用，导电作用;

-50°以下存放，使用之前回温24小时;

FOL– Front of Line前段工艺

FOL– Back Grinding背面减薄

将从晶圆厂出来的Wafer进行背面研磨，来减薄晶圆达到 封装需要的厚度(8mils~10mils);

磨片时，需要在正面(Active Area)贴胶带保护电路区域 同时研磨背面。研磨之后，去除胶带，测量厚度;

FOL– Wafer Saw晶圆切割

将晶圆粘贴在蓝膜(Mylar)上，使得即使被切割开后，不会散落;

通过Saw Blade将整片Wafer切割成一个个独立的Dice，方便后面的 Die Attach等工序;

Wafer Wash主要清洗Saw时候产生的各种粉尘，清洁Wafer;

FOL– 2nd Optical Inspection二光检查

主要是针对Wafer Saw之后在显微镜下进行Wafer的外观检查，是否有出现废品。

FOL– Die Attach 芯片粘接

芯片拾取过程：

1、Ejector Pin从wafer下方的Mylar顶起芯片，使之便于 脱离蓝膜;

2、Collect/Pick up head从上方吸起芯片，完成从Wafer 到L/F的运输过程;

3、Collect以一定的力将芯片Bond在点有银浆的L/F 的Pad上，具体位置可控;

4、Bond Head Resolution：X-0.2um;Y-0.5um;Z-1.25um;

5、Bond Head Speed：1.3m/s;

FOL– Epoxy Cure 银浆固化

银浆固化：

175°C，1个小时; N2环境，防止氧化：

Die Attach质量检查：

Die Shear(芯片剪切力)

FOL– Wire Bonding 引线焊接

利用高纯度的金线(Au) 、铜线(Cu)或铝线(Al)把 Pad 和 Lead通过焊接的方法连接起来。Pad是芯片上电路的外接 点，Lead是 Lead Frame上的 连接点。

W/B是封装工艺中最为关键的一部工艺。

FOL– 3rd Optical Inspection三光检查

EOL– End of Line后段工艺

EOL– Molding(注塑)

EOL– Laser Mark(激光打字)

在产品(Package)的正面或者背面激光刻字。内容有：产品名称，生产日期，生产批次等;

EOL– Post Mold Cure(模后固化)

用于Molding后塑封料的固化，保护IC内部结构，消除内部应力。Cure Temp：175+/-5°C;Cure Time：8Hrs

EOL– De-flash(去溢料)

目的：De-flash的目的在于去除Molding后在管体周围Lead之间 多余的溢料; 方法：弱酸浸泡，高压水冲洗;

EOL– Plating(电镀)

利用金属和化学的方法，在Leadframe的表面 镀上一层镀层，以防止外界环境的影响(潮湿 和热)。并且使元器件在PCB板上容易焊接及 提高导电性。

电镀一般有两种类型：

Pb-Free：无铅电镀，采用的是>99.95%的高纯 度的锡(Tin)，为目前普遍采用的技术，符合 Rohs的要求;

Tin-Lead：铅锡合金。Tin占85%，Lead占 15%，由于不符合Rohs，目前基本被淘汰;

EOL– Post Annealing Bake(电镀退火)

目的：让无铅电镀后的产品在高温下烘烤一段时间，目的在于 消除电镀层潜在的晶须生长(Whisker Growth)的问题; 条件：150+/-5C; 2Hrs;

EOL– Trim&Form(切筋成型)

Trim：将一条片的Lead Frame切割成单独的Unit(IC)的过程; Form：对Trim后的IC产品进行引脚成型，达到工艺需要求的形状， 并放置进Tube或者Tray盘中;

EOL– Final Visual Inspection(第四道光检)

在低倍放大镜下，对产品外观进行检查。主要针对EOL工艺可能产生的废品：例如Molding缺陷，电镀缺陷和Trim/Form缺陷等;

“超越摩尔”的先进IC封装

先进IC封装是“超越摩尔”(More than Moore)时代的一大技术亮点。当芯片在每个工艺节点上的微缩越来越困难、也越来越昂贵之际，工程师们将多个芯片放入先进的封装中，就不必再费力缩小芯片了。

然而，先进IC封装技术发展十分迅速，设计工程师和工程经理们需要跟上这一关键技术的发展节奏。首先，他们需要了解先进IC封装中不断出现的基本术语。

本文将对下一代IC封装技术中最常见的10个术语进行简介。

2.5D封装

2.5D封装是传统2D IC封装技术的进展，可实现更精细的线路与空间利用。在2.5D封装中，裸晶堆栈或并排放置在具有硅通孔(TSV)的中介层(interposer)顶部。其底座，即中介层，可提供芯片之间的连接性。

2.5D封装通常用于高端ASIC、FPGA、GPU和内存立方体。2008年，赛灵思(Xilinx)将其大型FPGA划分为四个良率更高的较小芯片，并将这些芯片连接到硅中介层。2.5D封装由此诞生，并最终广泛用于高带宽内存(HBM)处理器整合。

图1、2.5D封装示意图。(图片来源：Research Gate)

3D封装

在3D IC封装中，逻辑裸晶堆栈在一起或与储存裸晶堆栈在一起，无需建构大型的系统单芯片(SoC)。裸晶之间透过主动中介层连接，2.5D IC封装是利用导电凸块或TSV将组件堆栈在中介层上，3D IC封装则将多层硅晶圆与采用TSV的组件连接在一起。

TSV技术是2.5D和3D IC封装中的关键使能技术，半导体产业一直使用HBM技术生产3D IC封装的DRAM芯片。

图2 、从3D封装的截面图可以看出，透过金属铜TSV实现了硅芯片之间的垂直互连。(数据源：Research Gate)

Chiplet

芯片库中有一系列模块化芯片可以采用裸晶到裸晶互连技术整合到封装中。Chiplet是3D IC封装的另一种形式，可以实现CMOS组件与非CMOS组件的异质整合(Heterogeneous integration)。换句话说，它们是较小型的SoC，也叫做chiplet，而不是封装中的大型SoC。

将大型SoC分解为较小的小芯片，与单颗裸晶相比具有更高的良率和更低的成本。Chiplet使设计人员可以充分利用各种IP，而不用考虑采用何种工艺节点，以及采用何种技术制造。他们可以采用多种材料，包括硅、玻璃和层压板来制造芯片。

图3、基于Chiplet的系统是由中介层上的多个Chiplet组成。(图片来源：Cadence)

扇出(Fan out)

在扇出封装中，“连结”(connection)被扇出芯片表面，从而提供更多的外部I/O。它使用环氧树脂成型材料(EMC)完全嵌入裸晶，不需要诸如晶圆凸块、上助焊剂、倒装芯片、清洁、底部喷洒充胶和固化等工艺流程，因此也无需中介层，使异质整合变得更加简单。

扇出技术是比其他封装类型具有更多I/O的小型封装。2016年，苹果(Apple)借助台积电(TSMC)的封装技术，将其16纳米应用处理器与移动DRAM整合到iPhone 7的一个封装中，从而将这项技术推向舞台。

扇出晶圆级封装(FOWLP)

FOWLP技术是针对晶圆级封装(WLP)的改进，可以为硅芯片提供更多外部连接。它将芯片嵌入环氧树脂成型材料中，然后在晶圆表面建构高密度重分布层(RDL)并施加焊锡球，形成重构晶圆(reconstituted wafer)。

它通常先将经过处理的晶圆切成单颗裸晶，然后将裸晶分散放置在载体结构(carrier structure)上，并填充间隙以形成重构晶圆。FOWLP在封装和应用电路板之间提供了大量连接，而且由于基板比裸晶要大，裸晶的间距实际上更宽松。

图4、在此FOWLP封装示例中，硅倒装芯片嵌入到玻璃基板中，重分布层透过芯片扇出至玻璃通孔。(图片来源：Samtec)

异质整合

将分开制造的不同组件整合到更高级别的组件中，可以增强功能并改进工作特性，因此半导体组件制造商能够将采用不同工艺流程的功能组件组合到一个组件中。

异质整合类似于系统级封装(SiP)，但它并不是将多颗裸晶整合在单个基板上，而是将多个IP以Chiplet的形式整合在单个基板上。异质整合的基本思想是将多个具有不同功能的组件组合在同一个封装中。

图5、异质整合中的一些技术建构区块。(图片来源：ASE Group)

HBM

HBM是一种标准化的堆栈储存技术，可为堆栈内部，以及内存与逻辑组件之间的数据提供高带宽信道。HBM封装将内存裸晶堆栈起来，并透过TSV将它们连接在一起，从而创建更多的I/O和带宽。

HBM是一种JEDEC标准，它在封装内垂直整合了多层DRAM组件，封装内还有应用处理器、GPU和SoC。HBM主要以2.5D封装的形式实现，用于高端服务器和网络芯片。现在发布的HBM2版本解决了初始HBM版本中的容量和时钟速率限制问题。

图6、HBM封装将内存裸晶彼此堆栈，并利用TSV将它们连接起来以创建更多I/O和带宽。(图片来源：SK Hynix)

中介层

中介层是封装中多芯片裸晶或电路板传递电信号的管道，是插口或接头之间的电接口，可以将信号传播更远，也可以连接到板子上的其他插口。

中介层可以由硅和有机材料制成，充当多颗裸晶和电路板之间的桥梁。硅中介层是一种经过验证的技术，具有较高的细间距I/O密度和TSV形成能力，在2.5D和3D IC芯片封装中扮演着关键角色。

图7、系统分区中介层的典型实现。(数据源：Yole Développement)

重分布层

重分布层包含铜连接线或走线，用于实现封装各个部分之间的电气连接。它是金属或高分子介电材料层，裸晶可以堆栈在封装中，从而缩小大芯片组的I/O间距。重分布层已成为2.5D和3D封装解决方案中不可或缺的一部分，使其上的芯片可以利用中介层相互进行通讯。

图8、使用重分布层的整合封装。(图片来源：Fujitsu)

TSV

TSV是2.5D和3D封装解决方案的关键实现技术，是在晶圆中填充铜，提供贯通硅晶圆裸晶的垂直互连。它贯穿整个芯片以提供电气连接，形成从芯片一侧到另一侧的最短路径。

从晶圆的正面将通孔或孔洞蚀刻到一定深度，然后将其绝缘，并沉积导电材料(通常为铜)进行填充。芯片制造完成后，从晶圆的背面将其减薄，以暴露通孔和沉积在晶圆背面的金属，从而完成TSV互连。

图9、在TSV封装中，DRAM芯片接地、穿透并与电极相连。(图片来源：Samsung Electronics)

（内容源自网络公开资料）