文：王智远 | ID:Z201440

上周四，半导体回调，趁势加了点仓。

CPO那边涨得没边了，我觉得，钱接下来大概率往半导体主线流。买完也就没太放心上，结果今天一开盘，半导体直接被拉飞了。

原因是华为发了个东西，叫「韬定律」，朋友圈刷屏，券商群也在转。我一开始以为是又发新芯片了，点进去一看，不是那回事。

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这是一条「定律」，华为说，它要替代摩尔定律。

说实话，这玩意儿已经超出我的知识范围了，半导体吧，大方向我能看出个大概，但芯片设计细节，我纯外行一个。

于是，花了大半天去查。何庭波在IEEE上发的那篇论文原文我啃了一遍，中英文的行业分析翻了七八篇，有些段落反复看了三遍才算弄明白。

查完之后发现，这事儿最有意思的地方，是查资料过程中，撞上一个事儿，很震惊：「纳米」这个数字，是假的，我之前也不知道。

你买手机，看到「3纳米芯片，比上一代5纳米更先进」，本能觉得3比5小，越小越好，我也一直这么以为的。

结果不是的，3纳米芯片里面，没有任何一个物理特征真的是3纳米。

给你算笔账：一个硅原子的直径大概0.21纳米；3纳米，就是15个硅原子排在一起的宽度；一颗晶体管有栅极、沟道、源极、漏极，这么多结构全塞进15个原子的空间里？

造不出来的。

真实情况是，「3纳米制程」里最小的物理特征尺寸大概在13纳米左右；这话是一个在半导体行业干了多年的工程师发在Medium上的技术文章，我反复对过好几遍。

那「3纳米」这个名字到底怎么来的？

我又往历史上翻；美国有个半导体行业媒体叫EEJournal，写过一篇好文章，标题直接叫《No More Nanometers》，别再提纳米了。

里面提到一段历史：

Intel从1972年的10微米工艺到1995年的0.35微米工艺，整整23年，制程名称都对应真实的栅极物理长度，那时候说「0.35微米」，芯片上真的有个东西是0.35微米。

1997年之后，就不是这么回事了，制程数字开始跟物理尺寸脱钩，越往后越离谱。

芯片拆解机构TechInsights写了篇评论，标题叫《Nanometer Nonsense》，翻译过来就是「纳米胡扯」。

里面说台积电和三星，直接把5纳米工艺改标成4纳米卖给客户，工艺一个字没改，换个标签就算「新一代制程」。

还有一组数据更直观：

Intel「10纳米」制程的晶体管密度大概是102 MTr/mm²。台积电「7纳米」的密度大概是96 MTr/mm²。

Intel的10纳米，比台积电的7纳米还要密，一家的10比另一家的7更先进；到这个份上，数字已经不是用来衡量任何东西的了。它成了一个商标。

说白了，全球半导体行业那个最核心的度量标准，「几纳米」，从1997年就不再是一个测量值了，它变成了一套行话，大家约定俗成的排序系统，谁的数字小谁就「更先进」。

至于跟芯片的物理现实还有没有关系，已经没人较真了。

这些资料查完，我脑子里蹦出来的第一个念头：这把用了将近三十年的尺子，底下居然是空的；那华为今天做的事，性质就变了，它试图在说：这把尺子，该换了。

02

既然知道尺子是假的，那假了将近三十年，怎么没人换？我查下去才明白，是没人敢换。

先说说背景。

摩尔定律这东西，严格来说根本不是一条「定律」，1965年，戈登·摩尔在《Electronics》杂志上发了篇文章，他观察到一件事：

集成电路上的晶体管数量大概每两年翻一番。就这么多，一个人的一次观察。

它跟牛顿定律、热力学定律完全两码事。那些是自然规律，你认不认它都在那儿，摩尔定律它能成立，因为整个行业选择让它成立。

我查到一个组织叫ITRS，全称「国际器件与系统路线图」。

这帮人从1998年到2016年，专门干一件事：提前好几年告诉全行业，下一个制程节点叫什么名字，应该达到什么指标。

你品品，一个行业的进步速度，被提前安排好的，这张路线图一发出来，整条产业链就开始跟着它转。

EDA公司知道往哪个方向开发设计工具了，晶圆厂知道产能怎么排、价格怎么定了，芯片设计公司的产品规划有时间表了，投资人手里的估值模型有锚点了，客户的验收标准有依据了。

一张表，管了一整条链，这就是摩尔定律真正的力量。

它是一份产业合同，整条供应链签的是同一份协议，用同一套语言，踩同一个节拍。

我们现在回过头想，那个「纳米」数字早就跟物理现实脱钩了，大家还在用，为什么？

因为换尺子的代价，比忍受一把不准的尺子，大太多了。

你换个度量标准试试，从设计工具到晶圆厂报价，从产品路线图到资本市场的估值逻辑，全得跟着翻一遍。

所以，牵一发动全身，没人愿意为了「更准确」三个字，去掀掉整张桌子。

我觉得这才是理解华为「韬定律」的钥匙；很多人看到华为提出τ缩放，第一反应是，技术行不行？技术当然重要，但真正难的是共识。

摩尔定律花了六十年建立的东西，是一套让全球几千家公司同步运转的协调机制；华为要挑战一份签了六十年的行业合同，这才是这件事真正的分量。

03

说到这儿，可以看华为拿出来的那把新尺子了。

韬定律，学名τ缩放；τ是希腊字母，读作「tau」，在电路理论里代表时间常数；说人话就是：信号从一个状态切到另一个状态，要花多长时间。

旧尺子量空间，晶体管能缩多小；新尺子量时间，信号能跑多快。

这两把尺子的差别，是把整个「进步」的定义都给你换了。

旧尺子的逻辑很线性：你要芯片更快，就得把晶体管做得更小；要做得更小，就得用更先进的光刻机；路就一条，设备就那么几家能造，台积电和ASML掐住了这条路的喉咙。

华为什么处境大家都知道，EUV光刻机买不到，最先进的制程节点用不上，按旧尺子的逻辑，路就堵死了。

τ这把尺子打开了一个完全不同的局面。

信号跑得快不快，看一个公式：τ = R × C。R是电阻，C是电容。要让τ降下来，路子不止一条，可以降R，可以降C，也可以俩一块降。

关键在哪儿呢？R和C能下手的地方，不光在晶体管那一亩三分地上。

互连线能调，走线方式能改，电路的堆叠结构能变；再往上，芯片架构能重新设计，系统层的总线协议也能换。

换句话说，从底到顶，处处都有空间可以抠，只要最终的τ在往下掉，性能就在涨。

另外，何庭波的论文把这套体系拆了四层。

最底下那层叫器件层，说白了，折腾晶体管本身的电阻和电容，让它们别那么「堵」；第二层是电路层，她提了一个核心玩法，叫「逻辑折叠」。

这概念我琢磨了好一阵才搞明白。

传统芯片啥样呢？所有逻辑门都摊在一个平面上，信号要从这头狂奔到那头。路一长，电阻电容全上来了，τ自然就高。

逻辑折叠干的事是：

把关键路径上的电路从平面「折」起来，像叠被子一样，摞到两层甚至更多层，再用混合键合技术把上下层连上，走线距离一短，R和C哗啦啦往下掉。

论文里给了组数据，我核过：

工艺节点不变的情况下，逻辑折叠把晶体管密度干到了提升53.5%，能效提升了41%；不换光刻机、不换产线，纯靠设计手法抠出来的。

还有一张麒麟芯片的频率路线图，挺直观的。

2023年麒麟9000s，主频2.6 GHz。2024年麒麟9020，2.65 GHz。2025年麒麟9030 Pro，2.75 GHz。这三代走的都是传统平面设计。

2026年秋季要发的麒麟2026，上逻辑折叠了，频率一下跳到3.1 GHz。论文里还预测，到2029年能干到4 GHz。

注意看：

2.75到3.1，制程一个字没动，频率蹦了12.7%。按旧尺子看，这事儿不该发生；按新尺子看，τ在降，性能在涨，完全说得通。

芯片层和系统层我就不细说了，大概意思是：

靠软硬件全栈配合来压缩执行时间，靠重新设计总线协议来降低通信延迟，AI系统那边的目标更大，预计到2035年硬件集成度能涨100倍以上。

说回最核心的，τ和「纳米」最大的区别就一句话：纳米只给你指了一条路，τ劈开了一整个面。

可以在器件、电路、架构、系统上动手；四层全开，你随意；光刻机不是最先进的？没事，在其他三层找补回来就行。

当然不是说制程不重要，能拿到最先进的工艺，τ肯定降得更快，何庭波在论文里也说了，就算几何缩放继续往前走，τ优化依然独立有效，两边不冲突。

它跟制程是补充关系，只不过当制程那条路走不通的时候，给画了另外几条路；一把旧尺子只认一条路，一把新尺子认四条路，这就是区别。

04

不过话说回来，发明一把新尺子是一回事，让全世界都认这把尺子是另一回事，这中间的距离，比大多数人想的要远得多。

何庭波自己在论文里也没绕开这些坎。我捋了捋，至少三道硬关。

第一道，工具链。

现在全球芯片设计用的EDA工具，什么Synopsys、Cadence、Mentor，整个软件体系都是围着「几何缩微」建的。

你要用τ缩放的思路去设计芯片，工具得跟着变。

逻辑折叠把电路从平面折成了立体，传统EDA那套布局布线的算法处理不了这种结构，这是底层设计范式的迁移，不是小修小补。

第二道，基准测试。

旧体系里，你说自己「3纳米」，大家心里有个谱，知道大概对应什么级别的性能和密度。数字虽然不准，好歹有个共识。

τ缩放要建立可信度，得拿出一套自己的基准测试体系。

何庭波在论文里也提了，叫「τ轮廓基准」，要让每一层的τ值能被量化、被比较、被同行验证，这套东西现在还不存在。

没有公认的基准，「等效1.4纳米」就只是华为自己报的一个数；跟当年「纳米」从真实度量滑向营销标签的起点，没有本质区别。

第三道，也是最难的，利益格局。

台积电、三星、Intel，现行的纳米体系对它们有利。它们手里有最先进的光刻机，有最成熟的制程工艺。按旧尺子量，它们就是行业标杆。

你让它们换一把新尺子，换一套对自己不一定有利的评价体系，凭什么？这是权力问题。

我查了一些历史上度量衡更替的例子，越查越觉得这事儿不乐观。

米制取代英制，法国大革命时期就开始推了；到今天，美国还在用英尺英寸。两百多年，换了个长度单位都没换彻底。经济学领域也一样。

GDP作为衡量国家发展的核心指标，毛病一堆，上世纪九十年代就有人提「人类发展指数」要取代它；三十年过去了，全世界财经新闻第一行写的还是GDP。

尺子一旦嵌入了一整套运转体系，它就成了基础设施的一部分；你要拆它，就是在拆整个地基。

所以，韬定律的走向，我理解的，大概是这样的：

技术层面，它真的有点东西；381款芯片量产不是PPT，53.5%密度提升和41%能效提升是硬数据，麒麟2026秋天发布就是验证窗口。

不过得说清楚一件事：

这381款里，大多数走的是传统设计下的τ优化，真正用上逻辑折叠的，麒麟2026是第一款。这个数字证明τ思路在广泛场景下可用，不是说381款都达到了旗舰级的性能跃升。

这些数字扛不扛得住市场检验，几个月后就能见分晓，但真正的考场在会议室里。

有没有第二家公司愿意用τ来衡量自己的芯片？有没有EDA厂商愿意围着τ去开发新工具？有没有一份新的行业路线图，能让哪怕十家公司坐在同一张桌子前，看同一张表？

一家公司可以发明一把尺子，让整个行业认这把尺子，需要的是另一种能力。

摩尔定律走到今天，是物理极限、经济规律双重夹击下，慢慢失效的；韬定律能不能接上位置，取决于它能不能从华为的内部方法论，长成一份全行业的共识。

这件事，我希望很快成为共识，尤其是中国芯片领域的共识。

参考文献：

[1] .T. He, "A Time Scaling Theory for Multi-Layer Electronic Systems," IEEE ISCAS 2026 Keynote, 2026.[2] G. E. Moore, "Cramming More Components onto Integrated Circuits," Electronics, 1965.[3] K. Jones, "No More Nanometers," EEJournal, 2020.[4] L. Gwennap, "Nanometer Nonsense," TechInsights, 2022.[5] M. Traverso, "A Node by Any Other Name," Medium, 2024.