比芯片卡脖子更可怕，美顶尖芯片专家大多是华人？国内高校出手了

硅谷芯片公司的技术骨干名册摊开来看，华人姓氏密密麻麻。那些坐在关键岗位上的人，不少都是从中国的中学、大学一路考出去的。

卡脖子让人焦心，但更让人憋屈的，是替对方磨刀的手，很多本该属于自己这一边。

2025年2月11日，美国国家工程院公布2025届新院士名单，128位本土院士中有18位华人或华裔科学家入选，占比接近14%，覆盖人工智能、电力电子、化学工程多个方向。再往下沉到工程师和博士后层级，华人密度更高。

胡正明搞出的FinFET结构撑起了过去十几年先进制程的骨架；ASML能走到今天，离不开林本坚在浸润式光刻上给出的那记关键推动。

MIT、伯克利、斯坦福的微电子实验室，中国留学生和华裔博士后长期是干活的主力，他们发出的论文、申下的专利，转头就被写进了对中国封锁的那份清单。这一局是怎么形成的，并不玄乎。

八九十年代那波出国潮里，一批理科尖子生奔向英特尔、德州仪器、IBM沃森研究中心。那会儿国内实验室条件和薪资水平跟美国差一大截，一走就是三十年。

清华大学集成电路学院自2021年挂牌后已带出几届毕业生，深圳国际研究生院围绕存算一体、类脑芯片的团队也搭了起来。电子科技大学把国家集成电路产教融合创新平台直接建进校内，让学生从教室走到产线。

湖南大学的半导体学院、北京理工大学的微纳电子交叉团队都在扩招。社会资本也在下场。

陆续有在美国大厂做到中高层的华人技术专家回国，进了华为海思、长江存储、中芯国际，也有的进了高校当教授。把这件事真正推上风口浪尖的，是华为最近抛出的那套新东西——它既是人才回流的落点，也是国产体系能否自洽的试金石。

进入2026年10月，高通已就华为LogicFolding相关专利与其达成许可协议，被业内视为对该技术路线的间接背书。华为近期就芯片领域作出的一系列公告引发外界关注。

在下一代芯片的基础研究层面，由胡伟等人组成的研究团队发表了一篇论文，描述利用一种名为双流化钼烯的二维材料制造小型计算机的过程，这种材料的厚度只有几个原子。该项技术仍处于研究阶段，远未达到商业化程度，但显示出其在下一代芯片技术方向上的投入。

华为的这一宣布之所以引起关注，与其所处的外部环境密切相关。

比利时的世界级芯片研究机构IMEC的首席执行官近期谈到了与中国的关系，表示由于担心美国在先进领域的技术泄露，IMEC已逐步减少与华为等中国主要企业的联合研发活动，其首席执行官Bandename表示芯片研发工作已经分为两部分，这清楚地表明中国已被排除在外。

由于芯片产业由世界各地的公司和研究机构相互合作构成，与该生态系统隔绝对包括华为在内的中国企业而言是巨大的打击。即便在这种情况下，华为仍宣布将实现世界一流配置的芯片。

华为并不是芯片制造商，但会自行设计和制造芯片，可以感受到其对开发这类技术的热情。不过他也怀疑华为是否真的能在其所说的时间内完成所说的事情。

在诸多障碍中，最大的障碍是EUV光刻设备。这种设备能够以极其精细的细节印刷芯片电路图案，是制造先进芯片不可或缺且最重要的设备。

目前EUV光刻设备实际上由荷兰制造商ASML垄断，但由于中国和美国等国家的出口限制，中国无法自由使用这种EUV光刻设备，事实上根本无法使用。

作为参照，台湾地区台积电的目标是在2028年左右实现该代产品的量产，华为的时间表比台积电晚约3年。需要注意的是，华为所说的1.4纳米并不是指实际尺寸，而是"等效"长度。

关于"等效"这一说法，大约从20纳米节点开始，不仅在华为，在全世界范围内都变得有些令人质疑。准确地说，直到28纳米或22纳米节点，实际线宽仍符合这一尺寸的描述，因此被称为28或22。

然而从这一点开始，晶体管结构逐渐变为三维的，所谓某纳米节点变成了一种等效说法，Rapidus目前瞄准的两个领域正是如此。

在这种背景下，晶体管的形状已经从传统的平面型变为FinFET，再变为面向栅极的圆形结构，GAA成为目前世界主流的晶体管形状，而华为此次提出的是另一种不同趋势，即其自行规划的1.4纳米等效尺寸。

换言之，华为并非通过使用EUV设备推进传统的小型化路径，而是在物理上缩小晶体管本身之外，采用其他方法让晶体管密度和执行性能接近1.4纳米级。

其基本理念是将芯片的演进重新定义为一场缩短时间的竞赛，而不仅是缩短长度的竞赛。

迄今为止，芯片的发展一直遵循摩尔定律这一著名的经验法则——芯片上可放置的晶体管数量每1.5到2年翻一番，其背后是一场物理和科学的竞赛，旨在通过使电路更精细、晶体管更小来实现小型化。

而华为提出的tau缩放不仅关注电路的精细程度，还关注信号的传输速度，即延迟时间可以缩短多少。通过使信号能够在芯片内尽可能快地传输而无需绕路，并借助最先进的路由设备等手段，可以在不将晶体管小型化到极限的情况下提高芯片性能。

竞赛的重点在于时间而非距离。大山悟认为，这一论点发生了相当大的转变。

二维设计限制了华为的发挥，即使想自己创作也无法完成，所以他们决定采取不同的方法。除了缩短实际宽度外，还试图缩短逻辑运行时的延迟时间以实现高速处理。

华为声称，通过专注于此，可以创造出速度极快、性能极高的处理器和逻辑器件。与其说是改变现状，不如说这是他们试图找到的答案之一。

至于具体如何缩短芯片内部信号传输路径，这正是"逻辑折叠"这一关键词发挥作用的地方。该词在日语中意为折叠逻辑电路。

通常情况下，在逻辑电路中电路以扁平方式排列在单个芯片上，为连接相距较远的电路，信号需要沿着长导线传输，由此产生延迟。而逻辑折叠的理念是将原本以平面形式展开的逻辑电路堆叠或折叠成三维形状，从而缩短信号的传输路径。

然而，这一思路听起来容易让人产生疑问——简而言之，是否就是垂直堆叠芯片？如果是，其他公司肯定也在这样做。

事实上，这种芯片垂直堆叠技术并非华为独有。华为正在使用一种名为CBA的技术，将两个芯片粘合在一起并堆叠起来，以提高闪存性能。

其他公司如台湾地区台积电和三星也在开发芯片3D堆叠技术等。换句话说，垂直堆叠芯片本身并不是什么新鲜事。

那么华为此次究竟声称有哪些新的突破？华为方面表示，要实现具有自由逻辑设计的有效逻辑折叠，需要非常活跃的边界技术，重点并不仅仅是把芯片一个接一个堆叠在一起。