基于碳化硅衬底的宽禁带半导体外延

摘 要：宽禁带半导体具备禁带宽度大、电子饱和飘移速度高、击穿场强大等优势，是制备高功率密度、高频率、低损耗电子器件的理想材料。碳化硅(SiC)材料具有热导率高、化学稳定性好、耐高温等优点，在 SiC 衬底上外延宽禁带半导体材料，对充分发挥宽禁带半导体材料的优势，并提升宽禁带半导体电子器件的性能具有重要意义。得益于 SiC 衬底质量持续提升及成本不断降低，基于 SiC 衬底的宽禁带半导体电子市场呈现逐年增加的态势。在 SiC 衬底上外延生长高质量的宽禁带半导体材料是提高宽禁带半导体电子器件性能及可靠性的关键瓶颈。本文综述了近年来国内外研究者们在 SiC 衬底上外延 SiC、氮化镓(GaN)、氧化镓(Ga2O3)所取得的研究进展，并展望了 SiC 衬底上宽禁带半导体外延的发展及应用前景。

0 引 言

以碳化硅(SiC)、氮化镓(GaN)为代表的第三代半导体材料，由于其宽带隙、高电子饱和漂移速度、高热导率、大击穿场强等优势，是制备高功率密度、高频率、低损耗电子器件的理想材料。其中， SiC功率器件具有能量密度高、损失小、体积小的优势，在新能源汽车、光伏、轨道交通、大数据等领域具有广阔的应用前景。GaN射频器件具有高频、高功率、较宽频带、低功耗、小尺寸的优势，在 5G 通讯、物联网、军用雷达等领域有广泛的应用。此外， GaN基功率器件已广泛应用到了低压领域。除SiC、GaN以外，近年来新兴的氧化镓(Ga2O3)材料有望与现有的SiC及GaN技术形成技术互补，在低频、高压领域具有潜在的应用前景。

宽禁带半导体在高温、高压、高功率场景中有应用优势，而这些场景对器件的散热性能以及可靠性提出了严峻考验。SiC衬底具有高热导率、高化学稳定性、耐高温等优异性能，基于其制备的第三代半导体器件具有更高的散热性能，能够提升器件的性能与可靠性，也有利于减小系统散热模块体积。SiC衬底是发展较成熟的第三代半导体材料，目前已实现商业化。国际上，主流产品从 4 英寸向 6 英寸转化， 8 英寸衬底已经成功研发出来，代表公司包括Cree、 DowCorning、 SiCrystal、 Ⅱ -Ⅵ、 Norstel等。国内SiC产业起步较晚，目前主流产品为 4 英寸， 6 英寸衬底目前已在市场上推出。主要企业包括天岳、天科合达等。SiC衬底的晶体质量不断提升，尺寸逐渐增大，成本不断降低，使得基于SiC衬底的宽禁带半导体电子器件的市场占有率逐年提升。而在SiC衬底上制备高质量外延材料是提高器件性能及可靠性，推动第三代半导体在生产生活中的应用的关键。

本文主要讲述基于SiC衬底的宽禁带半导体GaN、 SiC、 Ga2O3 等外延生长研究，分别介绍其存在的问题和相应的解决方案，并展望了基于SiC衬底的宽禁带半导体外延的发展前景。

1. 基于 SiC 衬底的 GaN 异质外延

Ⅲ族氮化物的禁带宽度在 0.7-6.2 eV 范围内连续可调，且具有高电子饱和漂移速度、耐高温、大功率密度等优点，使得其在光电子和微电子领域具有广阔的应用前景。由于同质衬底的研发目前尚处于起步阶段，其质量与尺寸仍需进一步提高，且价格昂贵，所以目前Ⅲ族氮化物多通过异质外延获得。Ⅲ族氮化物异质外延的常用衬底包括 Si、蓝宝石和 SiC，其基本参数如表 1 所示。其中， 蓝宝石衬底热导率低、解理困难，主要应用在 LED 产业。在微电子领域所用衬底包括 Si 和 SiC， GaN-on-Si 主要应用在功率器件上，目前在中低压领域占有一定市场，由于 Si 与 GaN 间大的晶格失配和热失配限制材料质量， Si 衬底 GaN 基器件难以实现高压环境应用。SiC 衬底与 GaN 的晶格失配及热失配较小， 且具有较高的击穿场强及热导率， 能够外延获得高质量 GaN。但是目前成本相对 Si 较高，主要应用在对材料质量要求更高的射频器件领域，如电信和军事领域，也是 GaN 射频市场的主导技术。根据国际知名行业咨询机构 Yole 的统计, GaN 基射频芯片的市场份额在 5 年内将达 20 亿美元。随着 GaN-on-SiC 成本不断降低，器件性能和可靠性不断提升， GaN-on-SiC 将有望与GaN-on-Si 市场竞争。

1.1 SiC 衬底外延 GaN 存在问题

目前在 SiC 衬底上外延 GaN 存在以下几点技术难点：（1）衬底表面氧化层、亚表面损伤层、缺陷等影响 GaN 外延层的质量；（2） GaN 在SiC 衬底表面难以成核，由于 Ga 原子在 SiC 衬底表面浸润性差，直接在 SiC 衬底表面生长 GaN 生长速度慢、材料质量差；（3）衬底表面原子排布诱导 GaN 外延层中形成堆垛层错（BSFs），对于 SiC 衬底上外延 GaN，衬底上有多种可能的原子排列次序，导致其上外延 GaN 层初始原子堆垛次序不统一，容易产生堆垛层错[10]。堆垛层错（SFs）沿着 c 轴引入内建电场，导致面内载流子分离以及器件漏电等问题出现；（4）晶格失配与热失配问题。SiC 衬底与 GaN 晶格常数与热膨胀系数不同，使 GaN 层受到压应力，热膨胀系数差异导致生长完成后的降温过程中 GaN 薄膜受到张应力。应力与 GaN 带隙呈线性关系，每 1Gpa 双轴应力带来的带边峰的线性移动为 20±3meV。此外，应力的存在导致 GaN 外延层中产生了高密度的缺陷。

1.2 解决方案

1.2.1 SiC 衬底表面处理

SiC 衬底表面处理是 SiC 衬底外延 GaN 面临的重要问题之一。早期由于 SiC 衬底切磨抛工艺过程带来的划痕、亚损伤层、污染物残留等问题较多，研究者在外延之前采用湿法腐蚀降低衬底表面缺陷对 GaN 外延薄膜质量的影响。M. E. Lin 等人在分子束外延（MBE）前，对 SiC 衬底在 H2:He（1：1）等离子体气氛中 650℃处理 90 min，随后通过 MBE 外延生长GaN。该课题组对比了 SiC 衬底和蓝宝石衬底上外延 GaN 的晶体质量与电学性质。如图1 所示， SiC 衬底上外延 GaN 电子迁移率与结晶质量均高于蓝宝石衬底外延。然而由于GaN 外延常用的金属有机化合物气相外延（MOCVD）多数不具备等离激元产生系统，上述方法在 MOCVD 中不适用。在 MOCVD 外延中，研究者通过稀释的 HF 缓冲液刻蚀去除 SiC 衬底表面破坏层。此外，也有研究者采用湿法刻蚀与原位刻蚀结合的方式清理 SiC 衬底表面。H. Zhang 等人[18]在衬底清洗后，在 MOCVD 腔室中，对衬底在 H2和 NH3混合气氛中进行高温退火处理，最终外延得到了高质量外延层。而 D. D. Koleske 等人将衬底经清洗后放入 MOCVD 腔室中在 H2 气氛进行高温热退火，提高了衬底表面质量。随着 SiC 晶圆切磨抛工艺以及衬底封装工艺的进步， 衬底表面质量得到改善。目前 SiC 衬底表面采取机械化学抛光的处理方式已做到基本无划痕， 氮气氛围的封装工艺也可避免 SiC 表面与氧气的长时间接触， 因此多数外延不再采用额外的化学腐蚀，而是直接采用原位高温 H2 或 H2/NH3混合气体高温热处理的方式进行衬底处理。

1.2.2 外延生长调控

本部分将介绍 SiC 衬底上外延生长高质量 GaN 薄膜的研究进展。针对 SiC 衬底外延GaN 存在的堆垛层错（SFs）缺陷问题、 Ga 原子浸润性差问题以及晶格失配与热失配问题等，讲述引入缓冲层（包括 AlN、 AlGaN、 AlN/GaN、 SiNx 等）、直接外延 GaN、图形化衬底等方案对 GaN 薄膜的质量改善。引入缓冲层是 GaN 外延生长中常用的改善外延层结晶质量的方法。引入 AlN 缓冲层能够有效改善 SiC 表面浸润层，调控应力，阻挡衬底缺陷向 GaN 外延层的延伸，从而改善 GaN外延层质量。如图 2 所示，直接在 SiC 衬底表面外延生长 GaN，由于两者间原子浸润性差，GaN 在衬底表面为 3D 岛状生长，外延层受到的应力全部释放，只保留了降温过程中产生的张应力。引入 AlN 缓冲层可有效改善原子浸润性，使 GaN 外延层呈二维生长，缓冲压应力的释放， GaN 外延层仍然保持压应力状态，从而提升 GaN 外延层结晶质量。

采用 AlN 缓冲层方法是目前 GaN-on-SiC 的主流技术， AlN 的生长参数对后续高质量GaN 外延至关重要。从 90 年代以来，研究者们通过优化厚度、温度以及生长步骤等方法对AlN 缓冲层进行了优化。在厚度调控方面， Satoru Tanaka 等人的研究表明，表面粗糙度小、

结晶质量好的超薄 AlN 缓冲层有利于降低 GaN 外延层中的位错密度。当 AlN 缓冲层厚度为1.5 nm 时， GaN 层中的位错密度低至~107-8-2。之后， Ding Guojian 等人提出 AlN 缓冲层太薄不利于降低 GaN 外延层中的位错密度。基于厚度为 100 nm 的 AlN 缓冲层，他们获得了高质量的 GaN 外延薄膜，其（002）和（102） XRD 的半峰宽分别为 184 arcsec 和 275arcsec。在温度调控方面， T. Warren Weeks 等人提出 AlN 缓冲层生长温度为 500-1050℃时得到的是多晶 AlN 层，不利于高质量 GaN 的获得，将生长温度提高至 1100℃以上可获得高质量的 AlN 单晶层，并有利于降低 GaN 外延层中的位错密度，他们获得 0.5 μm GaN 位错密度约1 × 109cm-2。D. D. Koleske 等人研究了 AlN 缓冲层生长温度对 GaN 层电学特性的影响，发现对于 4H-和 6H-SiC 衬底，最优 AlN 缓冲层的最佳生长温度分别为 980℃及 1080℃。在生长步骤方面， E. Cho 等人提出采用两步生长法（温度分别为 1250℃及 1300℃）可优化 AlN 缓冲层表面形貌与结晶质量，有利于降低 GaN 外延层的应力与位错密度，他们最终获得的 GaN 位错密度为6 × 108 - 9 × 108cm-2。Chuanhao Li 等人通过交替通入三甲基铝(TMA)/NH3 的方式优化 AlN 缓冲层质量，外延获得 GaN（厚度 1.8μm） XRD (002)半峰宽为 167 arcsec，（102）面半峰宽为 240 arcsec[28]。尽管文献中关于 AlN 缓冲层优化的条件有所不同，但是可以得到结论：结晶质量好，表面形貌平滑的 AlN 缓冲层有利于优化 GaN外延层质量。

除优化 AlN 缓冲层生长参数外， GaN 外延生长优化也是获得高质量外延层的关键。关于 AlN 缓冲层上 GaN 外延模式， 2003 年， S. Einfeldt 等人研究了 AlN 缓冲层上 GaN 外延生长模式，认为模式为层状与岛状混合生长。一年后， B. Moran 等人观察到 GaN 外延生长模式为岛状生长，位错产生于岛与岛合并的边缘以及继承自 AlN 层。之后， Y. S. Cho 等人研究发现， GaN 在 AlN 缓冲层上呈岛状生长易产生 SFs，调控生长参数以实现二维生长，能够抑制 SFs 缺陷的形成。他们在 AlN/GaN 界面插入 Al 组分逐渐减小的 AlGaN 缓冲层，以缓冲由于界面应力导致的三维岛状生长。通过调节 AlGaN 渐变层的 Al 组分与厚度，最终有效降低了 GaN 层中 SFs 的缺陷密度。目前， GaN-on-SiC 已经产业化， Cree 公司（3 μm）GaN-on-SiC 产品（006）面 XRD 半峰宽< 250 arcsec。

虽然 AlN 缓冲层能够有效提高 SiC 表面浸润性，缓解 SiC 衬底与 GaN 之间应力，但是AlN 缓冲层带来的热阻问题造成 HEMT 沟道温度增加，抑制器件峰值功率密度，此外 AlN的宽带隙会阻挡电子输运，不利于 SiC 基 GaN 垂直器件的发展。因此，研究者们提出通过引入AlGaN 缓冲层、优化直接外延 GaN的生长条件等方式来获得高质量的 GaN。对于AlGaN缓冲层，研究表明为改善 SiC 表面浸润性， AlGaN 中 Al 组分须大于等于 6%。与 AlN 缓冲层相比, AlGaN 缓冲层上 GaN 受到的应力较小，受界面驱动力影响其生长初期岛的形成被抑制，外延生长模式为台阶流生长。受 AlGaN 相分离问题的影响， GaN 外延层易出现深槽型缺陷。在 SiC 上直接外延 GaN 为三维岛状生长，易在表面产生六边形岛状起伏。2000年， H. Lahr̀che 等人提出了三步生长法直接外延 GaN 来提高材料质量：先生长薄的 3D GaN（100-130 nm）；再在 NH3 气氛中原位退火使表面变平滑；最后调整生长参数 2D 外延 GaN，外延 GaN XRD 摇摆曲线半峰宽（002）面 107 arcsec，（105）面 190 arcsec[35]。尽管文献中通过调整外延参数能获得高结晶质量 GaN，但是 SiC 衬底上直接外延的 GaN 受张应力，在外延厚度超过 1 μm 时易出现裂纹。2016 年， Zheng Sun 等人通过三甲基铝（TMAl）预处理的方式，在 SiC 与 GaN 界面形成 AlGaN 薄层，获得 1.2 μm 无裂纹 GaN，其位错密度，螺位错密度4.7 × 107 cm-2, 刃位错密度为1.4 × 109 cm-2。2021 年， Yuxia Feng 等人采用同样预通 TMAl 的方式，获得了 2 μm 厚无裂纹 GaN， 其（002）和（102） XRD 半峰宽均为 180 arcsec。

此外，也有研究者采用图形化衬底的方式在 SiC 衬底上外延 GaN。2002 年， F. Yun 等人使用表面有孔洞的 SiC 衬底[图 3 (a)]外延 GaN，使 GaN 外延层中的位错密度降低了一个数量级（位错密度1 × 109 cm-2） 。同年， Philip G. Neudeck 等人用表面有 mesa-pattern 的SiC 衬底[图 3 (b)]外延 GaN 显著降低位错密度[39]，但是表面出现由于岛合并导致的 pit 缺陷。虽然该方法起到降低位错密度的作用，但是外延得到的 GaN 位错密度仍然较高，因此近年来少有相关报道。2013 年， Shiwei Song 等人在 SiC 衬底外延 GaN 过程中原位引入 SiNx缓冲层，有效提升了外延层结晶质量，外延 GaN 的（002） XRD 半峰宽 161 arcsec，（102）面半峰宽为 225 arcsec。2005 年， X. R. Huang 等人提出通过控制衬底斜切角的方法调控外延层的应力释放，证明有倾角 SiC 衬底有利于面内应力的释放。2021 年， Chung-WangSu 等人对比无倾角和 4°倾角 SiC 衬底上 HEMT 器件性能，发现 4°倾角衬底上器件性能更好。但是也有研究表明，有倾角 SiC 衬底上外延 GaN 缺陷和应力分布不均匀，易导致外延片裂纹产生。目前，大部分 GaN-on-SiC 采用无倾角 SiC 衬底2. SiC 同质外延SiC 材料在智能电网、光伏、电动汽车、工业电机、铁路交通等领域有广阔应用前景。

外延是制备 SiC 基器件的关键技术。常见的 SiC 同质外延生长技术有化学气相沉积技术（CVD）、液相外延技术（LPE）和分子束外延技术（MBE）等。相比之下， CVD 具有可以在较高生长速率下获得高质量外延层，可以对 SiC 外延层的厚度实现精确控制，并且能够可控实现 SiC 原位掺杂等多种优点，已成为 SiC 外延生长的主流技术，并得到了广泛应用。在 SiC 的多型体中，由于 4H-SiC 的禁带宽度较大、载流子迁移率较高、掺杂剂离化能较低，是功率电子领域常用的一种材料。在 4H-SiC 同质外延研究中，研究者们的关注重点集中在高质量厚膜外延、掺杂浓度控制、缺陷调控三个方面。

2.1 高质量 SiC 厚膜外延

SiC 功率器件中，在外延的 SiC 漂移层中平衡外延层厚度及掺杂浓度是获得高耐压器件的关键。表 2 中是典型 SiC 双极器件中击穿电压对漂移区掺杂浓度和厚度要求]。目前，SiC 同质外延主要采用化学气相沉积（CVD）方法进行生长，通常采用 H2 作为载气，硅烷（SiH4）和丙烷（C3H8）作为 Si 源与 C 源。CVD 法外延生长时间过长易造成腔体内状态不稳定，掉落物增多。因此，高质量厚膜 SiC 漂移层的外延生长需要开发高速外延生长方法。通过提高源流量的方式可将外延生长速度提高至 10μm/h 以上。但是高的 Si 源流量易造成Si 团簇的形成，这些 Si 团簇在衬底表面形成 Si 液滴，成为缺陷成核点，造成外延层表面形貌退化，降低结晶质量[。通过提高外延生长温度的方法，可有效提高外延生长速度。

O. Kordina 等人提出了高温 CVD 生长 SiC 的方法，并在 2300℃下以 500μm/h 的生长速度，获得了背景载流子浓度为6 × 1015 cm-3的 SiC 薄膜。在生长气氛中引入 Cl 元素，可有效减小 Si 团簇的形成，并抑制高速外延情况下 SiC 表面形貌与结晶质量的退化。D. Crippa等人在外延过程中引入了 HCl 气体，在相同 Si/H2 比例下，由于 Si 液滴的形成被抑制，样品表面形貌显著改善，如图 4 所示。随后，他们经过工艺调整，将外延生长速率提高至112 μm/h。除引入 HCl 以外，采用含 Cl 化合物，如 SiCl4、 SiHCl3、 SiH3Cl、CH3Cl、 SiCCl3H3等作为 Si 源或 C 源均可以有效提升外延生长速度，目前通常使用SiHCl3 作为 Si 源， C2H4 作为 C 源。此外，提高衬底转速、提高反应室压力等方式同样可以有效提高 SiC 的外延生长速度。

2.2 SiC 外延层中的掺杂浓度控制

控制外延层的掺杂浓度对 SiC 功率器件的性能至关重要。外延层掺杂浓度与掺杂源流量、C/Si 比、温度、反应室压强、生长速度等生长参数有关。D J Larkin 提出点阵竞争理论来解释 CVD 外延 SiC 过程中的掺杂控制，他们认为，电子浓度与 C/Si 比成反比，而空穴浓度与C/Si 比成正比[72]。接下来，该作者证明，磷（P）、氮（N）掺杂在 C 面更容易并入，而铝（Al）、硼（B）掺杂更容易在 Si 面并入。对于 n 型掺杂的调控，通常采用 N 作为掺杂元素， N 的离化能低，容易实现 100%离化， 故 n 型掺杂较容易实现。高的掺杂源流量、反应室压力，低的生长温度、 C/Si 比有利于 N 原子并入。生长速度对 N 原子并入的影响与 SiC晶面有关，对于 Si 面， N 并入效率随着生长速度增加而减小，而 C 面 N 原子并入效率与生长速度成正比。对于 p 型掺杂，通常采用 Al 作为掺杂元素。Al 的离化能约为 230 meV，室温下无法实现完全电离。只有当 Al 的浓度超过5 × 1020cm-3，达到简并掺杂时， Al 才几乎完全电离。为帮助理解 Al 原子在 SiC 中并入机理， G Ferro 等人提出表面空位诱导掺杂模型，认为 Al 并入主要由于 SiC 表面或者近表面瞬时形成的 Si 空位，提高 Si 空位的吸附稳定性或减少其分解时间有利于 Al 原子并入。目前， Cree 公司生产的 Si 面 SiC 外延层中 n 型载流子浓度为 5× 1014-1 × 1019/cm3， p 型载流子浓度为5 × 1014 - 1 × 1020/cm3。

除掺杂浓度以外，外延层的掺杂均匀性是研究者们的另一关注重点。图 5（a）展示了衬底转速对径向 n 型掺杂浓度均匀性的影响。可以看出，从衬底中心到边缘，掺杂浓度逐渐增加。提高衬底转速可有效提升载流子浓度分布的均匀性。图 5（b）展示了生长速度对径向掺杂浓度均匀性影响，随着生长速度的升高，径向掺杂浓度均匀性降低[80]。合理的控制外延生长速度有利于掺杂浓度与均匀性的调控，然而 SiC 厚膜外延需要高的生长速度，因而在外延生长过程中，需要基于外延目的调控外延生长参数，最终获得符合要求的外延材料。

2.3 SiC 外延层中的缺陷调控

有效调控 SiC 外延层中的缺陷是确保 SiC 功率器件性能与可靠性的关键。SiC 外延层中的缺陷主要分为层错、位错、表面缺陷及点缺陷。

层错（SFs）存在多种构型，包括 Shockley SFs 与 Frank-type SFs，图 6（a）为[112̅0]方向观察不同构型 Shockley SFs 堆垛次序示意图[81], (b)为不同构型 Frank-type SFs 堆垛次序示意图[82]。SFs 在 4H-SiC 中形成类似量子阱的电子态参与辐射发光，表 3 为不同构型 SFs对应的发光波长[82]。SFs 在 SiC 中形成能较低， M. H. Hong 等人通过实验测定一个 ShockleySFs 在 4H-SiC 中形成能为 14.7±2.5mJ/m2。低的形成能导致其在 SiC 体单晶生长、外延生长（生长环境的清洁度和衬底表面形貌，位错的弯曲与拓展，工艺不稳定等因素）、后续器件制备过程中（包括退火、离子注入等）、器件所受电应力等过程中能够自发形成。SFs 的存在降低 SiC 功率器件耐压特性，增加暗电流，变更器件 I-V 特性。降低外延生长速率，增加生长温度，改善衬底质量，可有效抑制层错的产生。

4H-SiC 中位错包括螺位错（TSD）、刃位错(TED)、基平面位错(BPD)、微管(MP)等，可通过缺陷选择刻蚀观察到，图 7 为选择刻蚀后 4H-SiC 中位错的光学显微镜形貌图。其中螺位错主要来自衬底螺位错向外延层蔓延，影响器件击穿电压，造成器件可靠性降低。刃位错主要来自衬底刃位错的延伸，同时由于基平面位错向刃位错的转化，外延层中刃位错密度增加，刃位错对器件性能影响较小。微管缺陷目前已经可以得到很好的控制。

基平面位错造成双极器件正向电压漂移，影响器件稳定性。在晶体生长过程中基平面位错沿着（0001）面滑移，目前 90%以上的基平面位错在 SiC 外延层与衬底界面转化为刃位错。但是仍有部分 BPD 延伸至外延层，对器件性能带来致命影响。将基平面位错转化为刃位错是 SiC 外延研究关注重点之一。T. Ohno 等人研究了外延生长参数对基平面位错演变的影响，发现生长温度对基平面位错演变无影响，高 C/Si 比和低的生长速率有利于抑制衬底基平面位错向 SiC 外延层的传播。基平面位错向刃位错的转换与位错线和生长方向的夹角α相关，如图 8 所示，减小衬底倾斜角度，能够增加基平面位错与生长方向的夹角，减小刃位错与生长方向的夹角，从而增加基平面位错向刃位错的转换效率。R. L.Myers-Ward 等人在 4°倾角 SiC 衬底上获得 BPD 转换效率≥97%的外延层。V. D. Wheeler等人发现低掺杂浓度 n-SiC 外延层有利于 BPD 向 TED 的转化，在 n 掺杂浓度< 1016-3时BPD 转换效率达到 96%~99%。Zhang 等发现在熔融 KOH 中刻蚀后的 SiC 衬底上外延能够提升 BPDs 的转化效率，他们通过这种方式获得了无 BPD 缺陷的 SiC 外延层。此外，采用KOH–NaOH–MgO共熔混合物刻蚀衬底、氢气原位刻蚀衬底、间隔再生长方法、引入缓冲层等方式也能够有效提高 BPDs 的转化效率甚至达到 100%转化。

表面缺陷起因于 SiC 衬底表面颗粒物、结晶缺陷、表面划痕、亚损伤层，在台阶流控制生长机理下在外延层表面形成不完整性形貌缺陷，这些缺陷通过强光束、显微镜可观察到。对器件性能造成致命影响的缺陷主要包括掉落物、三角形缺陷、彗星缺陷、胡萝卜缺陷, 其表面形貌如图 9 所示。其中掉落物通过定期清理反应室部件、避免使用易脱落颗粒物部件的方式能够有效消除。三角形缺陷显著降低 pn 结二极管耐压特性，对于结型势垒肖特基二极管（JBS），三角形缺陷造成器件在低偏压下正向电流和反偏下漏电流的增加。彗星型缺陷造成器件击穿电压降低、反向漏电增加，而胡萝卜型缺陷主要影响器件反向漏电流，对器件击穿电压无影响。由于三角形缺陷对器件带来致命影响，研究者对三角形缺陷形成原因及消除手段进行了探索。Yun Li 等人发现三角形缺陷起源于衬底表面螺位错或者自发成核，通过优化 H2 刻蚀时间和温度以及 C/Si 比能够降低三角形缺陷浓度。S.Leone 等人证明低的生长温度以及 C/Si 比有利于减少三角型缺陷的形成。G.G. Yan 等人提出 C/Si 比是优化 SiC 外延层结晶质量的关键参数，相比于无偏角衬底，偏 4°衬底上 C/Si比可调节窗口更大。

点缺陷在 SiC 禁带中引入深能级，起复合中心或陷阱中心作用，影响材料中少子寿命及不均匀性。SiC 中常见深能级缺陷中心主要为1⁄2 ( - 0.63 )、 6⁄7( - 1.48 )、HK2 ( + 0.84eV)、 HK3 ( + 1.24eV)、 HK4 ( + 1.44eV)。其中 HK2、 HK3、 HK4三种缺陷通过 1450℃~1550℃退火几乎可完全消除。1⁄2与6⁄7缺陷热稳定性高，是限制载流子寿命，导致器件漏电流增大的原因。研究表明， 1⁄2与6⁄7缺陷与 C 空位（VC）的不同电荷态相关。经过多年的发展，研究者们提出了多种有效减少1⁄2与6⁄7缺陷浓度的方式。Toru Hiyoshi 等人认为热氧化处理后 SiO2/SiC 界面高浓度 C 以间隙原子向 SiC内部扩散与 C 空位复合或者形成复合缺陷，最终达到降低 C 空位缺陷的目的。随后他们发现，虽然热氧化能够有效降低1⁄2与6⁄7缺陷浓度，但是同时引入了高浓度的缺陷能级HK0（EV+0.78），在 Ar 气氛围中 1550℃退火能够有效消除该缺陷。Liutauras Storasta 等人通过 C 离子注入在 SiC 外延层中提供 C 间隙原子，之后退火使间隙原子扩散填充 C 空位成功将1⁄2与6⁄7缺陷浓度降低了两个数量级。其他研究发现，随着外延过程中 C/Si比的增加， 1⁄2浓度降低，这也证明1⁄2与 C 空位相关。降低外延生长温度可降低1⁄2与6⁄7缺陷浓度。在p型SiC中，热氧化和C离子注入对载流子寿命的改善效果并不理想。研究者们发现，热氧化之后在 H2 氛围中退火处理能够增加载流子寿命，说明在 p 型 SiC 中，除 C 空位以外还有另外一种能够被 H2 钝化的缺陷对载流子寿命带来致命影响。

3. 基于 SiC 衬底的其他宽禁带半导体材料外延

Ga2O3 作为新兴宽禁带半导体材料，有望对现有的 SiC 及 GaN 技术形成技术互补，在低频、高压领域有潜在的应用前景。Ga2O3 存在多种晶相，其中 β-Ga2O3 晶相最稳定。 β-Ga2O3具有宽带隙（4.8 eV）和高击穿电场(8 MVcm-1)等优异特性，在功率电子器件领域具有较大应用潜力。但是其极低的热导率限制 β-Ga2O3 在高压条件下的应用。得益于良好的导热性及其与 β-Ga2O3 较小的晶格失配（1.3%）， SiC 衬底在外延 β-Ga2O3 领域具有广阔的应用前景。

Stephen A. O. Russell 等人通过仿真验证了采用 4H-SiC 衬底的 β-Ga2O3 MOSFET 内部温度分布更均匀（图 10）。Neeraj Nepal 等人利用 MBE 在 SiC 衬底上外延 β-Ga2O3，测得 Ga2O3/SiC界面的热导率为 140±60 MW/m2K, 表明 SiC 衬底能够有效改善 Ga2O3 外延层的散热问题。但是，在 Ga2O3/SiC 界面处形成的 SiOx 多晶层会影响 Ga2O3结晶质量，这是 SiC 衬底上外延 β-Ga2O3 须解决的关键问题之一。

此外，亚稳相的ε-Ga2O3 由于具有 P63mc 结构，有利于与 SiC、 GaN 等宽禁带半导体结合应用。SiC 衬底与ε-Ga2O3 晶格失配较小，且衬底为 P63mc 结构，对亚稳ε-Ga2O3 的形成具有诱导作用。Xiaochuan Xia 等人采用 MOCVD 在 6H-SiC 衬底上获得了晶相统一、表面平坦的ε-Ga2O3，表面形貌如图 3.2（a）。900℃退火后， ε-Ga2O3 全部转换为 β-Ga2O3。之后 V. I. Nikolaev 等人通过 HVPE 在 4H-SiC 衬底上外延ε-Ga2O3 只得到了部分六方对称的岛状结构，如图 3.2（b）。他们认为这些六角对称岛的形成并不是都与外延层晶格结构相关，而是由旋转畴的形成引起。目前基于 SiC 衬底的 Ga2O3 外延研究尚处于起步阶段，如何获得高结晶质量连续薄膜仍然需要进一步努力。

4. 结论

本文总结了 SiC 衬底上 GaN、 SiC、 Ga2O3 等外延生长与缺陷调控研究进展。尽管 SiC衬底与 GaN 晶格失配较小，但是仍然存在晶格失配与热失配、 Ga 原子浸润性差、衬底缺陷等问题影响高质量 GaN 外延层获得。采用 AlN、 AlGaN 缓冲层、图形化衬底、掩膜等方法能够有效改善 GaN 外延质量。如何平衡 GaN 与 SiC 衬底之间的应力，在 SiC 衬底上直接外延高质量 GaN 仍需要进一步探索。SiC 同质外延是制备功率器件的基础，高质量大尺寸厚膜外延是提高器件耐压特性的关键，目前主要通过提高生长速度获得 SiC 厚膜，如何在提高外延生长速度的同时确保外延层的高质量是 SiC 同质外延面临的重要挑战。对于 SiC 衬底上外延 Ga2O3的研究尚处于起步阶段，如何获得的晶相统一、表面平坦的单晶薄膜尚需要继续研究。随着 SiC 衬底上外延宽禁带半导体材料技术的不断突破，宽禁带半导体电子器件将能更深入地应用于高频、高功率、低损耗等领域，实现宽禁带半导体应用的全面突破。

来源：人工晶体学报

作者：开翠红，王蓉，杨德仁，皮孝东