二维半导体被视为后硅时代芯片技术的最强候选者，相关研究论文里的性能数字一次比一次漂亮。

但杜克大学工程师团队最新发表在《ACS Nano》上的研究，给这场热闹泼了一盆冷水：那些亮眼的数字，有相当一部分来自测试方法本身，而不是材料真实的能力。

实验室里的"潜规则"，把性能虚报了五倍

要理解这个问题，需要先了解二维半导体是什么，以及研究人员通常怎么测试它。

硅是今天所有芯片的基础材料，但它的物理极限正在被逼近。随着晶体管尺寸持续缩小，硅在量子效应和漏电流方面的问题越来越难以克服。二维半导体，尤其是二硫化钼，厚度只有一到两个原子层，理论上可以制造出比硅更薄、更节能、更不容易漏电的晶体管，是学术界和产业界公认的重要研究方向。

过去将近二十年里，全球大量实验室在研究这类材料时，普遍使用一种叫做“背栅晶体管"的测试架构。这种结构制造简单，允许研究人员快速完成实验，成本也低，因此几乎成了该领域的默认配置。

结构是这样的：二维半导体薄膜铺在硅基底上，两端连接金属电极，硅基底本身充当栅极，通过施加电压来控制电流通断。

问题就藏在这个看似简单的设计里。

在理想的晶体管结构中，栅极只应该控制中间的导电通道，也就是电流实际流过的那段路径。但在背栅结构里，栅极产生的电场覆盖范围更广，会同时影响金属电极接触点下方的半导体材料。这个额外的影响，会降低接触点处的电阻，让电流更容易进出器件。

电阻降低，晶体管看上去速度更快、性能更强。但这个性能提升，来自测试结构的设计方式，而不是材料本身的真实表现。在真实的商用芯片里，没有人会用背栅结构，因为它的漏电问题和开关速度都不符合实际需求。

杜克大学团队设计了一个精巧的对照实验来量化这个偏差。他们制造了一种对称双栅晶体管，上下各有一个栅极，控制同一段二维半导体通道，器件的其他物理结构完全相同。实验时，他们分别启用上栅和下栅，一种配置会产生接触门控效应，另一种不会，两者直接比较。

结果让研究人员自己也感到意外。在较大尺寸的器件中，接触门控效应大约让测量到的性能翻了一倍。而当器件尺寸缩小到接近实际芯片设计所需的50纳米通道、30纳米接触长度时，这个偏差急剧放大，性能虚报幅度达到约五倍，接触电阻的表观传输长度缩短了约70%。

数字虚高，不等于材料没有未来

这个发现的逻辑并不复杂：随着晶体管越来越小，金属接触点在整个器件中占据的比例越来越大，任何影响接触电阻的机制都会被同步放大。偏差在小尺寸器件上更严重，恰恰是因为接触区域在小器件里"更重要"。

杜克团队成员、电气与计算机工程教授亚伦·富兰克林说得直接：“放大表现听起来是件好事，但这种架构存在物理限制，无法用于实际的器件技术。"

这句话指向了一个严肃的问题：如果大量公开发表的二维半导体研究，都是在背栅架构下测量的，那么整个领域对这类材料性能的认知，是否存在系统性的高估？

答案很可能是肯定的，至少在需要与实际芯片设计对接的应用场景下，过去的很多数据需要重新审视。

这并不意味着二维半导体是一场虚假的炒作。杜克团队的研究明确表示，研究结论不是否定这类材料的潜力，而是指出它们需要用更符合真实芯片环境的方式来测试和评估。材料本身的物理特性仍然存在，问题出在测量方法上，而测量方法是可以改进的。

研究团队已经规划了下一步工作：将接触长度进一步缩小至15纳米，并寻找能够在符合真实芯片架构的条件下有效降低接触电阻的替代金属材料。更长远的目标，是为二维材料集成到下一代处理器建立一套更可靠的设计规则和测试标准。

半导体行业正在进入一个性能数字越来越难以简单比较的时代，测试方法的标准化，将成为决定谁的研究真正有意义的关键一环。

在芯片技术竞赛里，知道自己测出来的数字意味着什么，和知道如何提升这个数字，同样重要。

信息来源：
https://interestingengineering.com/science/testing-2d-transistors-real-performance