0.7nm芯片全球首款！能效飙升70%，中国芯片业将面临新考验

当晶体管的尺寸已经逼近单个原子的边界，这条路还能不能继续走下去？当硅片的二维空间被填满，人类是不是只剩下向上"盖楼"这一个选择？

今年六月的一天，纽约州约克敦海茨的IBM研究院对外抛出了一枚重磅消息。他们宣布，一款节点宽度仅为0.7纳米、也就是7埃米的芯片技术正式亮相。

这是人类半导体历史上第一次把晶体管节点压缩到1纳米以下，整个行业从"纳米时代"一脚踏进了"埃米时代"的门槛。

消息传出的那一刻，很多半导体圈的工程师都在社交平台上转发同一张图。那张图里，是一枚大约指甲盖大小的小方块，面积150平方毫米。

IBM官方给出的数据是，这块看似普通的硅片上，塞下了接近1000亿颗晶体管。密度相比2021年发布的2纳米芯片几乎翻了一倍，这是过去十年半导体行业没有出现过的跨代式跃迁。

更让业内震动的是性能数字。相比IBM自家2纳米节点，0.7纳米芯片的运算性能提高50%，能效直接拉高70%，片上SRAM存储容量还扩展了40%。

换句话说，同样一台AI训练服务器，耗电量能砍下近七成，而算力还要翻一截。如果用在今天动辄训练三个月的大模型上，时间很可能被压缩到几周。

这背后是一套IBM自己起名叫"nanostack"（纳米堆叠）的全新架构。过去几十年，工程师们一直在二维平面上做文章，把线宽越画越细，把晶体管越摆越密。

但到了2纳米以下，平面空间几乎榨干了。IBM这次干脆换思路，把N型和P型两种晶体管像盖楼一样一层压一层，把x、y两轴之外的z轴也彻底打开。

讲这件事的人叫张敬云（Jingyun Zhang），她是IBM研究院的高级技术赋能经理。熟悉半导体圈子的人应该对这个名字不陌生。

早在2019年底的IEEE国际电子器件会议上，她就代表IBM上台，介绍过纳米片GAA器件的底部介质隔离方案。那是业界公认的、推动3纳米和2纳米走向量产的关键一环。从那时起，她和团队就像在一条看不见尽头的隧道里挖掘。

纳米片架构是IBM 2015年发布的，当时很多同行并不看好，觉得FinFET还能再走几代。但IBM坚持认为纳米片是通向原子级尺度的必经之路。十年过去，台积电、三星、英特尔的2纳米产线陆续开出来，用的都是纳米片结构，印证了IBM当初的判断。

可就在业界刚刚接受纳米片的时候，张敬云和同事们已经开始琢磨下一步。她在采访里讲过一句话，意思是，当所有人都往一个方向跑的时候，研究人员要去想它跑完之后的路在哪里。

几年前，这个小团队在实验室里把一张纸立了起来——他们想试试，如果把晶体管像书本一样竖着摞起来，物理世界会不会给出新的答案。答案是肯定的，但代价不小。

要把两片晶圆严丝合缝地粘在一起，中间还要加一层超薄的介质，稍有偏差就是整片报废。IBM团队为此折腾了很久，最终拿出一套薄介质晶圆键合工艺，缺陷率压到极低，两片晶圆能够按照设计精确对准。这是整个纳米堆叠能够站得住的第一块基石。

第二块基石是材料的分层优化。堆叠结构有个天然优势——上下两层可以用不同的沟道材料。NFET和PFET不再需要迁就彼此的工艺要求，可以各自挑最适合自己的"料"，再通过一种交错式的栅堆叠方案独立调校。听上去像是厨师给两道菜分别配了火候，看似简单，背后其实是几十篇论文和无数次失败。

第三块基石是SRAM。片上存储一直是AI芯片的瓶颈，再快的运算核心也架不住反复搬数据。IBM在7埃节点上把SRAM容量提升了40%，这是业界十多年没见过的幅度。

张敬云在内部分享时说过，这一步不是靠单一的"黑科技"，而是把工艺、架构、版图三件事放在一起同步优化出来的。

PDK是什么？简单说，就是一套给芯片设计公司用的工具箱，里面装着模型、设计规则、单元库，有了它，工程师才知道按什么规矩去画电路。

这事看着技术，意义却远不止技术。半导体行业每一次大转型，比如从平面晶体管到FinFET，再从FinFET到纳米片，都要求整条产业链从头学一遍规矩。

谁先拿到PDK，谁就能提前一两年调整自己的EDA工具、IP库、封装方案。IBM这次开放早期PDK，等于把一张"头等舱登机牌"摆在合作伙伴面前。

张敬云在接受采访时反复强调一句话，大意是，纳米堆叠和纳米片在器件结构上有本质不同，电路设计的思路必须跟着变。

过去电路设计师脑子里是二维布图，而到了纳米堆叠时代，上下两层器件之间会出现新的寄生电容、新的热耦合、新的相互干扰，这些都需要重新建模、重新验证。

她把这个节点形容为"行业需要被扶一把的关键时刻"。IBM的打算是，先把工具箱交给无晶圆厂设计公司、EDA厂商、设备供应商和研究机构，大家一起摸索标准单元库怎么画、SRAM怎么排、布线怎么走。

等到2028、2029年真正量产的时候，整个生态已经磨合得差不多了，而不是像FinFET刚出来那几年一样，设计公司普遍手忙脚乱。

对于一直盯着先进制程的玩家，这则消息既是福音也是压力。福音在于，提前一年多拿到PDK，意味着产品路线图可以更早落地；压力在于，错过这班车，等商用PDK出来再追，可能连第一代7埃产品都赶不上。

英伟达、AMD、苹果这些设计公司已经在和IBM、Rapidus、三星密切接触，EDA三巨头Synopsys、Cadence、Siemens EDA也早就蹲在前排。

把视线挪回国内，情况就显得微妙了。2026年二季度，中芯国际的季度营收首次突破30亿美元，产能利用率飙到93.7%，距离三星代工只剩不到2.5亿美元的差距。这个数字漂亮得让人振奋。

但业内心里都清楚，营收的接近，并不等于技术代际的接近。中芯国际至今没有公开披露按先进制程划分的收入结构，这件事本身就说明了一些问题。

目前国内先进工艺的主力还是在用DUV多重曝光撑起"等效7纳米"产线。良率、成本、功耗这些指标和真正的EUV 7纳米、5纳米之间，差距仍然是实打实的。

更别提2纳米纳米片的研发——国内只有少数几家科研机构在做器件级别的验证，距离工艺定型还有相当长的距离。而IBM这边，已经把球踢到了0.7纳米。

有意思的是，中国半导体产业这两年并没有把宝全部押在制程微缩上。长电科技、通富微电这些封装厂商走出了另一条路——先进封装。

Chiplet、2.5D、3D堆叠、面板级封装，这些名词听着陌生，背后的逻辑其实和IBM的纳米堆叠异曲同工：既然平面压缩走不动，就往立体方向要空间，用封装层面的集成度去弥补制程上的落后。

从技术哲学上说，这是一种聪明的绕行。先进封装把算力、带宽、功耗的三角问题，从单颗芯片的内部矛盾，变成了多颗芯片之间的协同问题。

但绕行终究是绕行。等到IBM的纳米堆叠真正落地量产，7埃级别的单颗芯片内部也可以自带3D集成，先进封装的红利期会不会被压缩，是摆在国内厂商面前的新问题。

另一个考验来自AI算力。IBM研究员估算，用7埃纳米堆叠技术做的AI加速器，单芯片峰值能冲到9000 TOPS，是当前主流加速器的大约六倍。

训练一个前沿大模型从三个月压到几周，意味着谁能先用上这类芯片，谁就能把模型迭代速度拉开数量级。国产大模型团队近两年追得很辛苦，一旦海外的硬件底座再跨一代，这个差距会从算力层传导到模型层。

当然，也不必过度焦虑。IBM这次发布的严格来说还是研究院级别的技术展示，距离真正的大规模量产还隔着昂贵的产线建设、复杂的良率爬坡、以及尚未成熟的EUV后段工艺。

7埃芯片哪怕一切顺利，广泛铺货最快也要到本世纪三十年代初。中间这三四年，是留给整个行业——也包括中国半导体业——补课、追赶、再部署的窗口期。

真正值得关注的，其实是生态。IBM开放PDK的那一刻，相当于给全球设计公司、EDA公司、设备公司发了一份"共同编写规则书"的邀请函。谁坐进了这张桌子，谁就有机会影响7埃时代的设计语言。

中国的EDA公司这几年成长很快，华大九天、概伦电子、芯华章都已经有不错的根基，但在最前沿的工艺节点上，他们还没有拿到和IBM"共同编写规则"的入场券。

张敬云在博客的最后一段写得很克制，没有渲染，也没有豪言壮语。她只是说，PDK会帮助大家从纳米片平稳过渡到纳米堆叠，而行业站在这个节点上，有机会被更早地准备好。

这句话听着像一个研究人员对同行的提醒，但放在今天的国际半导体格局里，它更像是一声哨响——下一班列车即将启动，车门会在2027年打开。

对国内芯片业来说，这既不是坏消息，也不是好消息，而是一次新的考验。要不要在制程上继续硬追？要不要在封装、材料、EDA、设备上做更长线的布局？要不要抓住纳米堆叠时代的生态卡位？

这些问题的答案，不会写在任何一份新闻通稿里，而是会写在未来几年每一家公司、每一个实验室、每一位工程师的日常选择里。

当年IBM在2015年把纳米片摆出来的时候，没人能想到十一年后它会演化成堆叠起来的7埃芯片。张敬云和她的团队用了整整一代人的时间，才把一个画在白板上的概念变成能跑的硅片。

中国的芯片人同样年轻，同样执拗。只是这一次，他们要面对的不只是追赶一个节点，而是追赶一整个被重新定义的三维世界。