IMEC：互连成为新瓶颈，算力竞争正从晶体管转向连接密度

当晶体管缩放逼近极限，半导体性能提升的主战场，正在从“2D制程”全面转向“异构集成 + 3D封装”。

一、根本背景：2D缩放还在继续，但“已经不够了”

• CMOS仍在演进（FinFET → Nanosheet）
• 但性能出现明显“饱和”
• 三大墙出现：
• Memory Wall（数据访问）
• Power Wall（功耗/散热）
• Complexity（复杂度/成本）

结论：仅靠工艺缩放，已经无法继续驱动系统性能提升

二、核心转向：从SoC走向“系统级异构集成”

1️⃣ SoC被“拆开”

• CPU / GPU / IO / Memory 分离
• 变成多个die
• 
  

2️⃣ 系统重新组合

• Chiplet架构
• 标准化接口（UCIe / AIB / BoW）
• 
  

3️⃣ 从“单芯片”变成“系统拼装”

本质变化：芯片设计 → 系统设计

三、两条主线：2.5D vs 3D

1. 2.5D（横向扩展：Chiplet时代主流）

代表技术：

• Si Interposer（CoWoS类）
• Silicon Bridge（EMIB类）
• RDL（Fan-out）

特点：

• 横向连接
• 成本可控
• 标准接口

本质：“拼芯片”

但问题也很明确：

• 带宽受限
• 功耗增加（SerDes）
• 走线变长

2. 3D（纵向集成：未来方向）

代表技术：

• Hybrid Bonding（W2W / D2W）
• µbump → 混合键合演进
• TSV / nTSV

关键能力：

• 互连间距：从10µm → 亚微米 → 100nm级
• 几乎“片上互连”级别

本质：“把系统变成一颗芯片”

四、真正的技术核心：互连（Interconnect）

未来性能的决定因素，不再是晶体管，而是“互连密度与距离”

几个关键趋势：

1️⃣ Pitch持续缩小

• µbump：50µm → 5µm
• Hybrid bonding：→ 0.4µm甚至0.2µm
• 
  

2️⃣ 密度指数级提升

• 3D互连密度 → 10⁸ /mm²级别
• 
  

3️⃣ 延迟/功耗下降

• 无需PHY
• 无SerDes

结论：互连正在“芯片内化”

五、3D真正难点：不是连接，而是“供电与散热”

Power Wall成为3D集成最大挑战

• 功率密度：>100W/cm² → 500W/cm²
• 电流密度极高

解决方案：

1️⃣ Backside PDN（背面供电）

• BSPDN + nTSV
• 改善供电完整性
• 
  

2️⃣ 集成电源管理

• 封装内DC/DC
• 
  

3️⃣ 散热创新

• 微通道 / 冲击冷却

本质：3D问题，从“连接问题”变成“热与电问题”

六、终极路线图

3D集成正在沿着这条路径演进：

• 2.5D（Interposer / Bridge）
• → µbump stacking
• → Hybrid Bonding（D2W / W2W）
• → Sub-µm / 100nm互连

最终走向：“真正的3D SoC（类似单芯片）”

七、核心结论

1. 摩尔定律没有结束，但“位置变了”

从晶体管 → 封装 / 系统

2. Chiplet是过渡形态

真正终局是：3D SoC

3. 竞争焦点转移

从“制程能力” → “集成能力 + 互连能力”

结语

当2D缩放逼近极限，半导体的未来，不再是“把晶体管做小”，而是“把系统堆起来”。