文编|凌洋

芯片界有个不成文的规矩，晶体管堆得越密，温度一定越高，这个判断在过去几十年里几乎没出过错。

可就在9月4日，华为半导体负责人何庭波在ChinaXiv上更新了一篇论文，标题叫《华为τ（韬）芯片本该过热烧毁？》，光看这个题目就知道，事情没那么简单。

论文直接甩出了一组让行业看不懂的数据，麒麟2026的晶体管密度从1.55亿/平方毫米涨到2.38亿/平方毫米，单代提升55%。

按照以前的逻辑，密度涨这么多，温度肯定得跟着往上蹿，但实测结果完全反过来，同样性能下，NPU功耗降了66%，GPU降了58%，CPU大核降了41%。

芯片没烧，反而更冷了。

这背后到底是什么逻辑？得从今年5月25日说起，那天在上海举行的2026国际电路与系统研讨会上，何庭波正式发布了“韬（τ）定律”。

这个定律的核心思路很简单，不再死磕把晶体管做小，而是压缩信号在芯片内部跑来跑去的时间。

过去60年，半导体行业信奉的是摩尔定律，每18个月晶体管数量翻倍，靠的是把晶体管越做越小。

但到了7纳米之后，这条路走不下去了，2纳米芯片的设计成本已经超过10亿美元。

华为的办法叫“逻辑折叠”，说白了就是把原来平铺在平面上的电路，拆成多层垂直堆叠，麒麟2026用1.5微米的混合键合工艺，在芯片内部做了5000万根垂直互连，原本信号要横着跑很远的路，现在改成上下垂直跳转，距离短了一大截。

何庭波在论文里打了个比方，一个人一天消耗的能量，大头不是坐在工位上干活那几小时，而是上下班通勤在路上耗掉的。

芯片也一样，晶体管算数消耗的能量其实不多，真正费电的是数据在金属线里跑来跑去，逻辑折叠把这条路缩短了，电就省下来了。

我觉得这个思路挺有意思，以前大家都盯着“晶体管本身”做文章，觉得算力强就得堆更多管子。

华为换了个角度，盯着“数据怎么跑”做优化，相当于别人在研究怎么让工人干活更快，华为在研究怎么让工人少在路上浪费时间。

具体到各个模块，效果还不一样，AI算力核心NPU收益最大，保持29 TOPS算力不变，频率降了63%，电压从0.85伏降到0.55伏，功率密度直接跌了73%。

数据搬运越密集的模块，折叠带来的收益越明显，如果火力全开跑极限性能，NPU算力能冲到70 TOPS，比上一代提升了141%。

GPU在同样帧率下，工作电压比麒麟9030 Pro低了200毫伏，功耗降了58%，CPU大核主频从2.75GHz拉到3.1GHz。

要知道，前三年麒麟用传统平面架构，CPU主频从2.6GHz爬到2.75GHz，三年累计涨了不到6%，这一代单代就涨了12%以上。

当然也不是所有模块都一帆风顺，DSP模块出了点状况，总功耗降了25%，但面积缩了40%，单位面积的功率密度反而涨了24%。

不过论文说了，下一代的麒麟2027已经解决了这个问题，这说明功率密度不是堆叠技术的死穴，是可以靠设计调回来的。

何庭波在论文里写了一段话，她说τ的每一个未来，都成于功耗、也败于功耗，时间余量是手段，能量才是锦标，那颗本该烧毁的τ芯片，反而运行得更冷，不是因为折叠才变冷，而是因为折叠本身。

我觉得这段话点出了关键，逻辑折叠本身不会自动降温，它只是把信号路径缩短了，华为选择把省下来的时间和空间，拿去换更低的电压和更低的功耗，如果拿去换性能，温度照样会上去，这是个选择题，不是魔术。

从5月25日发布τ定律到9月4日论文更新，前后也就三个多月，但这次更新的分量不一样了，V1版本谈的是理论和方向，V2版本直接甩出了量产芯片的实测数据，麒麟2026和2027都已经完成流片。

华为的路线图也摆出来了，2029年CPU主频目标4GHz，2031年晶体管密度突破400MTr/mm²，主频5GHz，到2031年，基于τ定律的高端芯片晶体管密度要达到1.4纳米制程的同等水平，注意，这里说的是“同等水平”，不是真的做到1.4纳米，华为没法用EUV光刻机。

对此我觉得，τ芯片真正强的地方，不在于某一项参数有多突出，而在于它打开了一条新的路。

别人都在琢磨怎么把晶体管做得更小，华为在琢磨怎么让信号跑得更快，这两种思路的终点可能是一样的，更高的密度、更强的性能、更低的功耗，但路径完全不同。

过去半年，行业里对τ定律的争议一直没停过，有人觉得这是换道超车的好机会，有人觉得3D堆叠的老路别人早就走过。

但麒麟2026的实测数据摆在那里，晶体管密度涨55%的同时，功耗还能降下来，这不是靠嘴说出来的。

那颗本该烧毁的芯片没烧，这本身就是最有力的回答。

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