在最近一系列的文章中，我们集中介绍了在计算机体系结构学术界广泛使用的一款模拟器SimpleScalar，包括SimpleScalar中的各种模拟器，以及模拟器的运行，提到了影响cache性能的几个方面：容量、块大小、相关度、替换算法。

在这个系列中，前四篇文章中对应的四个实验，详细介绍并分析了影响变化过程。在第五篇文章《如何用SimpleScalar进行cache性能研究（五）--引入victim cache》中，我们进一步的介绍了一个设想，如果我们在cache和它的下一级存储器的数据通路中间，增加一块全相连，且容量较小的cache，将上面讲到的在替换过程中，被移出的失效块（称为victim），放入这个小cache里面，以供后面使用。这样的话，cache性能是不是会有一个较大的提升呢？

为了验证上面的设想，第六篇文章《如何用SimpleScalar进行cache性能研究（六）-- victim cache》，我们对比了两种添加与不添加victim cache情况下，IL1DL1的miss rate，以及IPC，并得到了两个结论：

1. 随着cache的增大，victim cache对cache性能的影响作用在不断减小；
2. victim cache的hit rate降低，导致cache的各项性能也跟着下降了。

今天我们继续讨论victim cache对性能的影响。

情况一：不添加victim cache

统计在不添加victim cache，但是数据cache（D-cache）和指令cache（I-cache）的number of sets都变的情况下，指令L1级和数据L1级cache 的miss rate。

表一 情况一统计数据

根据表一数据，得到的曲线如下图所示：

图一 情况一对应变化趋势

情况二：添加victim cache

统计在添加victim cache（dvictim:128:32:4:1），数据cache（D-cache）和指令cache（I-cache）的number of sets都变的情况下，指令L1级和数据L1级cache 的miss rate。

表二 情况二统计数据

根据表二数据，得到的曲线如下图所示：

图二 添加与不添加victim cache统计数据变化曲线

结果分析：从上图可以看出，在增加victim前后，对指令L1和数据L1的miss rate，以及IPC的影响不是很大，并且随着数据cache（D-cache）和指令cache（I-cache）number of sets的不断变化，指令L1和数据L1的miss rate基本保持不变，IPC的增长趋势也变慢，但是随着number of sets的增加，cache的工作情况慢慢呈现出变坏的趋势。

这说明了victim cache的hit rate的降低，使得cache的各项性能降低。

小结

通过今天的对比试验，从结果来看，和我们理论分析是一致的。后面的时间，我会再继续进行其他的对比试验，欢迎大家继续关注。另外大家对试验有什么建议，也欢迎和我进行讨论。