芯片制程的极限在哪里？

十年前，有人觉得是65纳米工艺，五年前有人觉得是22纳米工艺，两年前芯片进入10纳米时代，有人说，1纳米是硅基极限，这次一定是真的了，但随着这场芯片竞赛愈演愈烈，这个问题似乎又叒没有答案，如今各芯片巨头的制程技术在不断突破，蓝色巨人IBM，刚发布2纳米芯片制造技术，台积电则联合麻省理工，在1纳米芯片领域取得了关键性的进展，各芯片巨头都加大力度投入芯片制程的升级中，芯片制程真的有极限吗？制程真的越小越好吗？

要搞清楚这个问题，我们得先来看一下，什么是芯片制程，要想了解制程这一个概念，得先知道芯片的组成单位晶体管，在晶体管结构中，电流从源极流入漏极，其中栅极相当于闸门，主要负责两端源极和漏极通断，也就是说，晶体管在芯片中起到开关的作用，能通过影响相互的状态传递信息。晶体管的栅极控制着电流能否从源极流向漏极，而所谓芯片制程就是用来描述芯片晶体管栅极宽度的大小。

一般来说，芯片制程数字越小，晶体管密度越大，性能就越高，例如台积电7纳米芯片，每平方毫米约有一亿个晶体管，而后五纳米，三纳米芯片将进一步将每平方毫米的晶体管数量提升至1.713亿个、2.5亿个，伴随制程的进化，五纳米比七纳米芯片性能提升15%，功耗降低33%，三纳米又比五纳米芯片性能提升10%至15%，功耗降低25%至30%，这不正好说明了，制程越小芯片越好吗？当然，不是！

虽然制程越小，性能越好，但人类对性能的追求是永无止境的，就像拥有了2080super，也不会拒绝性能五五开的3070。言归正传，对于芯片业界，首先面对的就是芯片的电流泄露问题，随着晶体管尺寸缩小，源极和栅极之间的沟道，也不断缩小。当沟道缩短到一定程度时，即便不加电压，源极和漏极，也因间距过小而互通，既产生产漏电现象，晶体管则失去开关的功能，无法实现逻辑电路，实际上制程技术发展到22纳米以下节点后，平面晶体管就开始遇到源极漏极间距过近的瓶颈，这个时候那个拯救摩尔定律的男人出现了。

华裔科学家胡正明发明了3D鳍式场效晶体管，即FinFET技术，成为延续摩尔定律的革命性技术，FinFET的立体构造，将漏极和源极由水平改为垂直，沟道被栅极三面环绕，避免漏电现象的发生，相比平面晶体管，FinFET能做到更好的性能和电压缩放，切换速度和电流密度都有提高，但随着芯片深宽比不断拉高。FinFET同样面临物理极限,5纳米工艺便是硅芯片的一个技术分水岭。

这时候环绕式栅极晶体管，即GAAFET技术成为新的选择，不同于FinFET,GAAFET的沟道被栅极四面包围，沟道电流比三面包裹的FinFET更加顺畅，能进一步改善对电流的控制，从而优化栅极长度的微缩，新技术的出现，不断改善芯片制程的设计和制造问题，台积电的PPT甚至在1纳米下制程，也取得了重大的突破，利用半金属铋Bi，并作为二维材料的接触电机，大幅降低电阻并提高电流，实现接近量子极限的能效，但问题是，采用先进制程,芯片能发挥出真正的实力吗？现实情况,好像不是这样。

虽然业界宣称采用最新制程的五纳米芯片，在性能和功耗上都非常优秀，但实际表现似乎并没有达到预期，在发热和耗电上，频频翻车，要搞清楚这个问题，我们得先来看一下芯片是如何耗电的，今天的功耗可以分为动态功耗和静态功耗，动态功耗指的是电路状态变化时产生的功耗，静态功耗则是晶体管泄露电流产生的功耗，尽管每个晶体管产生的漏电流很小，但由于一颗芯片往往集成上百亿的晶体管，从而导致芯片整体的静态功耗较大。

最早商用的五纳米芯片A14搭载于iphone 12的这款芯片，晶体管达到118亿个，部分用户就遇到了高耗电问题，在没有开启更多后台程序的情况下，待机一夜电量下降20%甚至40%，当然最广为用户吐槽的，还属骁龙888，首发搭载这款芯片的小米11就被指出性能提升有限，而功耗直接飞升，特别是CPU X1，超大核的峰值功耗简直是突破天际，再加上小米11对性能的调度比较激进。更加放大了骁龙888的发热问题。这么看来，五纳米芯片现在还没发挥出真正的实力，照这样的情况发展下去，你们觉得一纳米是极限吗？