突破极限！北京大学，最新Nature

01研究背景

近年来，具有原子级厚度的二维层状半导体被探索为潜在的通道材料，以避免短通道效应，二维场效应晶体管的栅极长度甚至被缩小到5 nm以下。然而，到目前为止，还没有实验结果表明，在0.7V的标准电源电压（商用硅10 nm节点的电源电压）下，基于二维半导体的场效应晶体管的导通电流和跨导率可以超过最先进的硅场效应晶体管，而且基于二维半导体的场效应晶体管的实验结果仍然远远落后于理论预测，不足以显示二维半导体的最终潜力。这是因为存在一些挑战，如二维半导体和高介电体之间的低质量界面，二维半导体-金属界面上具有相当大的Schottky势垒的不良源极和漏极接触，以及二维半导体的固有缺点。

02研究成果

国际器件和系统路线图（IRDS）预测，对于硅基金属氧化物半导体（MOS）场效应晶体管（FET），栅极长度的缩放将停止在12 nm，最终电源电压将不会降低到0.6 V以下。这就决定了硅基芯片在缩放过程结束时的最终集成密度和功耗。近年来，具有原子级厚度的二维（2D）层状半导体已被探索为潜在的通道材料，以支持进一步的小型化和集成电子。然而，到目前为止，还没有基于二维半导体的场效应晶体管表现出可以超越最先进的硅场效应晶体管的性能。在此，北京大学彭练矛及邱晨光报告了一种以具有高热速的二维硒化铟（InSe）为通道材料的场效应晶体管，其工作电压为0.5V，实现了创纪录的6 mS μm-1的高跨导率和83%的饱和区室温弹道比，超过了任何已报道的硅场效应晶体管。他们开发了一种钇掺杂诱导的相位转换方法来制造与InSe的欧姆接触，InSe FET的通道长度被缩减到10 nm。他们的InSe FET可以有效地抑制短通道效应，其亚阈值波动（SS）低至每10年75mV，漏极诱导的势垒降低（DIBL）为22mV V-1。此外，在10 nm弹道InSe FET中可靠地提取了62 Ω μm的低接触电阻，导致内在延迟更小，能量-延迟积（EDP）比预测的硅极限低得多。相关研究工作以“Ballistic two-dimensional InSe transistors”为题发表在国际顶级期刊《Nature》上。祝贺！

03图文速递

图1. 弹道InSe场效应晶体管的结构和电子特性

图1a描述了设计具有良好导通和截至特性的超尺寸弹道晶体管的基本物理规则，其中提到了两个关键的材料参数：热速度和标度长度。如图1a所示，在较大的热速度（较小的有效质量）和较小的尺度长度（较薄的主体和较小的介电常数）方面，InSe在物理上优于Si。另外，InSe的小谷差（gC=1）（与超薄硅的gC=2相比）是实现较小延迟和较低功率消耗的另一个优势（补充图1）。在这项工作中，他们使用三层InSe来构建超短弹道晶体管，旨在探索二维半导体的最终潜力。

本工作中使用的二维InSe晶体管结构示意图见图1b，具有10 nm通道长度和2.6 nm厚的HfO2电介质的实际器件的截面高分辨率扫描透射电子显微镜（STEM）成像见图1c。在FET的电子能量损失光谱图中观察到了铟、铪、钛、金和钇（Y）的空间分布（图1d），证实了二维InSe通道、HfO2电介质、电极的位置以及钇薄层的存在，钇被引入并用于通过钇掺杂诱导的相变改善源/漏极金属和二维InSe之间的接触。关于制造过程的细节和他们器件的扫描电子显微镜（SEM）图像包括在扩展数据图1中。

图2. InSe场效应管的电子特性和总电阻

图2a显示了他们的弹道晶体管与其他已报道的二维短通道场效应晶体管的七个典型饱和输出特性的比较。由于他们的二维InSe FET的高注入速度和出色的欧姆接触，只需要0.4 V的漏极电压（VDS）就能使电流饱和并超过1 mA μm-1，这比其他短通道二维FET的电压要低得多（达到1 mA μm-1需要超过1.2V的VDS）。研究者对他们的弹道InSe FET的总电阻（图2b）和漏极电流（VDS = 0.5 V）以及以前的报告在考虑相同的反转电荷时（图2c和扩展数据图2a）进行了比较。如补充图5所示，他们器件中的外部金属线电阻是经过测量和去嵌的，以校正总电阻。应该指出的是，2RC的提取通常是通过使用传输线方法（TLM）来完成的（他们通过TLM的2RC大约是83 Ω μm；扩展数据图2b,c），但是TLM方法提取RC受到不同长度的长通道FET之间的电阻波动的强烈影响。由于弹道晶体管的通道不会受到散射的影响（图2d），因此更可靠的方法是直接从弹道晶体管的饱和输出特性中提取RC，就像他们在这里做的那样。此外，技术计算机辅助设计（TCAD）模拟了InSe FET中背栅到接触重叠的双栅结构，如补充图6所示。

图3. InSe、硅和InGaAs FET的基准测试

为了将他们的二维InSe FET的性能与硅对应产品的性能进行比较，他们将二维InSe FET的五个典型传输特性（图3a）与10 nm节点的硅（Intel）和20 nm栅极的InGaAs（IBM）FinFET的传输特性进行直接比较，高性能集成电路（IC）的标准关闭电流为100 nA μm-1。二维InSe FET显示出与硅FinFET相当的饱和电流，但电源电压低得多，仅为0.5 V（相对于硅Fin的0.7 V），而且还超过了InGaAs FinFET的饱和电流。他们的二维InSe FET实现了6 mS μm-1（0.5 V时）的峰值跨导，这也是所有报道的低维纳米材料基FET的最高值，与硅10 nm节点FinFET（Intel）相当，但电压更低，为0.5 V（相对于硅的0.7 V），比InGaAs FinFET（IBM）大3倍。他们器件的栅极电容显示在扩展数据图4中。

图4. InSe FET和硅FinFET的短通道效应比较

他们的10纳米InSe FET的典型传输特性显示了理想的开关行为（图4a），包括每十年75 mV的SS，22 mV V-1的DIBL和超过七个数量级的电流开/关比率。10 nm InSe FET的截止状态泄漏电流小于1 nA μm-1，这符合商业标准性能集成电路的要求。二维InSe的光致发光光谱和器件的栅极漏电电流显示在补充图7和8中。他们器件的10 nm和20 nm栅极长度的弹道二维InSe FET的更多传输特性显示在扩展数据图8中，他们器件的典型磁滞显示在补充图9中。他们的InSe FET的SS和DIBL的缩放趋势（图4b,c）与最先进的硅FET（IBM的棕色点和Intel的海蓝色点）和硅FET的理论模拟（黑色虚线）进行了比较。他们的一些10 nm场效应晶体管显示出更好的SS（每十年75 mV，而每十年超过90 mV）和DIBL（22 mV V-1，而超过100 mV V-1）。更大的底部Fin宽度是降低硅FinFET的静电性的瓶颈（图4c，d）。相比之下，均匀厚度为2.4 nm的三层二维InSe通道表现出远低于50 mV V-1的DIBL（图4c中的红星），甚至在10 nm栅极长度的FET中也是如此（10 nm栅极长对应于硅FET定义的亚5 nm节点）。一般来说，低于50 mV V-1的DIBL是在0.5 V的超低电压下工作的先决条件。

此外，模拟预测，通过将二维通道从三层减薄到单层，10 nm栅极长的二维场效应晶体管的SS可以进一步降低到每十年65 mV，DIBL降低到17 mV V-1（图4b,c中的粉红色虚线），为进一步优化关断状态泄漏电流提供了大量的空间。然而，应该注意的是，单层InSe对水分很敏感，在空气中可能会有一定程度的降解（扩展数据图8c,d）。此外，SS和温度之间相对较弱的关系验证了直接的源-漏极隧道只对他们的弹道10 nm InSe FET有轻微影响（图2e和补充图10）。对于5 nm以下的场效应晶体管，具有较大有效载流子质量的过渡金属氧化物（例如MoS2）将是抑制直接源-漏隧穿的更好选择，但其弹道注入速度比InSe通道的小。他们进一步研究了三种结构，单背栅、单顶栅和双栅（扩展数据图9），结果显示，双栅结构在抑制短通道效应方面比单栅结构有效得多。同时，他们的器件中的HfO2/Ti/Au的顶栅堆叠可以有效地将InSe通道与湿气隔离（扩展数据图10），使得他们的器件比以前报道的背栅InSe晶体管性能更好、更稳定。

04结论与展望

总之，具有欧姆接触、高栅极效率和近乎理想的弹道比的极大规模的高性能InSe FET已经被制造出来，并显示在0.5 V的超低电压下工作。这项工作首次证实了二维场效应晶体管可以提供接近理论预测的实际性能，并且是未来Å节点上硅场效应晶体管的有力竞争对手。

文献链接：

https://www.nature.com/articles/s41586-023-05819-w